1 Contents
Chapter Introduction 1.1 1.1.1 1.1.2 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9 1.10 Core Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2 Data Arithmetic Logic Unit (Data ALU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2 Address Generation Unit (AGU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3 Program Control Unit (PCU). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4 On-chip Instruction Cache Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5 Port A External Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6 Phase Lock Loop (PLL) and Clock Generator . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6 Hardware Debugging Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7 Direct Memory Access (DMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7 Introduction to Digital Signal Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8 Summary of Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11 Manual Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
Chapter 2 Core Architecture Overview 2.1 Core Buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2 2.2 Core Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3 2.3 Processing States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5 2.3.1 Normal Processing State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5 2.3.2 Exception Processing State (Interrupt Processing) . . . . . . . . . . . . . . . . . . . . . 2-6 2.3.2.1 Hardware Interrupt Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8 2.3.2.2 Software Interrupt Sources. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9 2.3.2.3 Interrupt Priority Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9 2.3.2.4 Instructions Preceding the Interrupt Instruction Fetch. . . . . . . . . . . . . . . . . 2-12 2.3.2.5 Interrupt Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13 2.3.2.6 Interrupt Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13 2.3.2.7 Interrupt Instruction Fetch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14 2.3.2.8 Interrupt Instruction Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14 2.3.3 Reset Processing State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16 2.3.4 Wait Processing State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17 2.3.5 Stop Processing State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18 2.3.6 Debug State. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
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Chapter 3 Data Arithmetic Logic Unit 3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1 3.2 Data ALU Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1 3.2.1 Data ALU Input Registers (X1, X0, Y1, Y0) . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3 3.2.2 Multiplier-Accumulator (MAC) Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3 3.2.3 Data ALU Accumulator Registers (A2, A1, A0, B2, B1, B0) . . . . . . . . . . . . . . 3-4 3.2.4 Accumulator Shifter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5 3.2.5 Bit Field Unit (BFU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5 3.2.6 Data Shifter/Limiter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5 3.2.6.1 Scaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6 3.2.6.2 Limiting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6 3.3 Data ALU Arithmetic and Rounding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7 3.3.1 Data Representation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7 3.3.2 Rounding Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8 3.3.2.1 Convergent Rounding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8 3.3.2.2 Twos-Complement Rounding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10 3.3.3 Arithmetic Saturation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11 3.3.4 Multiprecision Arithmetic Support. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12 3.3.4.1 Double-Precision Multiply Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13 3.3.5 Block Floating-Point FFT Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14 3.4 Data ALU Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-15 3.5 Sixteen-Bit Arithmetic Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-15 3.5.1 Moves in Sixteen-Bit Arithmetic Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-16 3.5.1.1 Moves into Registers or Accumulators . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-16 3.5.1.2 Moves from Registers or Accumulators . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-17 3.5.1.3 Short Immediate moves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-19 3.5.1.4 Scaling and Limiting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-19 3.5.2 Sixteen-bit Arithmetic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-19 3.6 Pipeline Conflicts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-20 3.6.1 Arithmetic Stall. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-21 3.6.2 Status Stall . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-21 3.6.2.1 Transfer Stall. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-22 Chapter 4 Address Generation Unit 4.1 4.2 4.3 AGU Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1 Sixteen-bit Compatibility Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
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4.3.1 Address Register Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4 4.3.2 Stack Extension Pointer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5 4.3.3 Offset Register Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5 4.3.4 Modifier Register Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6 4.4 Addressing Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6 4.4.1 Register Direct Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7 4.4.2 Address Register Indirect Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7 4.4.3 PC-relative Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9 4.4.4 Special Address Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9 4.5 Address Modifier Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10 4.5.1 Linear Modifier (Mn = $XXFFFF). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-11 4.5.2 Reverse-Carry Modifier (Mn = $000000) . . . . . . . . . . . . . . . . . . . . . . . . . . 4-11 4.5.3 Modulo Modifier (Mn = Modulus 1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12 4.5.4 Multiple Wrap-Around Modulo Modifier . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13 Chapter 5 Program Control Unit 5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1 5.2 PCU Hardware Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3 5.3 Instruction Pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3 5.4 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4 5.4.1 Configuration and Status Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5 5.4.1.1 Operating Mode Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6 5.4.1.2 Status Register (SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11 5.4.2 Stack and Stack Extension . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-18 5.4.3 System Stack Configuration and Operation Registers . . . . . . . . . . . . . . . . . 5-18 5.4.3.1 Stack Pointer (SP) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-20 5.4.3.2 Stack Counter (SC) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-22 5.4.3.3 Stack Size (SZ) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-22 5.4.4 Program, Loop, and Exception Processing Control . . . . . . . . . . . . . . . . . . . 5-23 5.4.4.1 Program Counter (PC) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-23 5.4.4.2 Loop Address (LA) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-23 5.4.4.3 Loop Counter (LC) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-23 5.4.4.4 Vector Base Address (VBA) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-23 Chapter 6 PLL and Clock Generator 6.1 6.2 PLL and Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2 PLL Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
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6.2.1 Frequency Predivider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 6.2.2 Phase Detector and Charge Pump Loop Filter . . . . . . . . . . . . . . . . . . . . . . . . 6-3 6.2.3 Voltage Controlled Oscillator (VCO). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 6.2.3.1 Divide by 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 6.2.3.2 Frequency Divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 6.2.3.3 PLL Control Elements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4 6.2.3.3.1 Clock Input Division . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4 6.2.3.3.2 Frequency Multiplication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4 6.2.3.3.3 Skew Elimination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4 6.2.3.3.4 Clock Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5 6.2.3.3.5 Low-Power Divider (LPD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5 6.2.3.3.6 Internal and External Clock Pulse Generator . . . . . . . . . . . . . . . . . . . . . . 6-5 6.2.3.3.7 Operating Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6 6.3 PLL Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6 6.4 Clock Synchronization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10 6.5 Design Guidelines for Ripple and PCAP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10 Chapter 7 Debugging Support 7.1 JTAG Test Access Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2 7.1.1 Boundary Scan Architecture Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2 7.1.2 TAP Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3 7.1.3 Boundary Scan Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-5 7.1.4 Instruction Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-5 7.1.4.1 EXTEST (B[3 0] = 0000) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7 7.1.4.2 SAMPLE/PRELOAD (B[3 0] = 0001) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7 7.1.4.3 IDCODE (B[3 0] = 0010) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7 7.1.4.4 CLAMP (B[3 0] = 0011). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9 7.1.4.5 HI-Z (B[3 0] = 0100). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9 7.1.4.6 ENABLE_ONCE(B[3:0] = 0110) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9 7.1.4.7 DEBUG_REQUEST(B[3 0] = 0111) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9 7.1.4.8 BYPASS (B[3 0] = 1111) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10 7.1.5 DSP56300 JTAG Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10 7.2 OnCE Module. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11 7.2.1 OnCE Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-12 7.2.1.1 OnCE Command Register (OCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-13 7.2.1.2 OnCE Decoder (ODEC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-15 7.2.1.3 OnCE Status and Control Register (OSCR). . . . . . . . . . . . . . . . . . . . . . . . . 7-16 7.2.2 OnCE Memory Breakpoint Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-17 7.2.2.1 OnCE Memory Address Latch (OMAL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-18
Motorola DSP56300 Family Manual vi
7.2.2.2 OnCE Memory Limit Register 0 (OMLR0). . . . . . . . . . . . . . . . . . . . . . . . . 7.2.2.3 OnCE Memory Address Comparator 0 (OMAC0) . . . . . . . . . . . . . . . . . . . 7.2.2.4 OnCE Memory Limit Register 1 (OMLR1). . . . . . . . . . . . . . . . . . . . . . . . . 7.2.2.5 OnCE Memory Address Comparator 1 (OMAC1) . . . . . . . . . . . . . . . . . . . 7.2.2.6 OnCE Breakpoint Control Register (OBCR) . . . . . . . . . . . . . . . . . . . . . . . . 7.2.2.7 OnCE Memory Breakpoint Counter (OMBC) . . . . . . . . . . . . . . . . . . . . . . . 7.2.3 Cache Support. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2.3.1 OnCE Trace Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2.4 Methods of Entering Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2.5 Trace Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2.6 OnCE Commands and Serial Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2.7 OnCE Module Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2.7.1 Checking Whether the Chip Has Entered Debug Mode . . . . . . . . . . . . . . . 7.2.7.2 Polling the JTAG Instruction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2.7.3 Saving Pipeline Information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2.7.4 Reading the Trace Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2.7.5 Displaying a Specified Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2.7.6 Displaying X Memory Area Starting at Address $xxxxxx . . . . . . . . . . . . . 7.2.7.7 Returning From Debug Mode to Normal Mode to Current Program . . . . . 7.2.7.8 Returning from Debug Mode to Normal Mode to a New Program . . . . . . . 7.3 Examples of JTAG-OnCE Interaction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.3.1 Address Trace Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Chapter 8 Instruction Cache
7-18 7-18 7-19 7-19 7-19 7-21 7-21 7-22 7-23 7-26 7-27 7-29 7-29 7-29 7-29 7-30 7-31 7-31 7-32 7-32 7-33 7-36
8.1 Instruction Cache Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2 Cache Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2.1 Cache Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2.1.1 Program Fetch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2.1.2 Cache Hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2.1.3 Cache Word Miss When Burst Mode Is Disabled . . . . . . . . . . . . . . . . . . . . . 8.2.1.4 Cache Word Miss When Burst Mode Is Enabled . . . . . . . . . . . . . . . . . . . . . 8.2.1.5 Sector Miss. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2.2 Default Mode After Hardware Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.3 Cache Locking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.4 Cache Unlocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.5 Flushing the Cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.6 Data Transfers to/from Instruction Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.6.1 DMA Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.6.2 Software-Controlled Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Motorola Contents
8-2 8-3 8-4 8-4 8-4 8-4 8-5 8-5 8-6 8-6 8-6 8-7 8-8 8-8 8-8
vii
8.7 8.8
Using the Instruction Cache in Real-Time Applications . . . . . . . . . . . . . . . . . . . 8-9 Debugging Instruction Cache Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
Chapter 9 External Memory Interface (Port A) 9.1 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2 9.2 Port Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5 9.2.1 SRAM Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5 9.2.2 DRAM Support. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7 9.2.2.1 DRAM In-Page Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10 9.2.2.2 DRAM Out-of-Page Access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10 9.3 Port A Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11 9.4 Bus Handshake and Arbitration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11 9.5 Bus Arbitration Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11 9.5.1 The Arbitration Protocol. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-12 9.5.2 Arbitration Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-13 9.5.3 Bus Arbitration Example Cases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14 9.5.3.1 Case 1Normal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14 9.5.3.2 Case 2Bus Busy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14 9.5.3.3 Case 3Low Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14 9.5.3.4 Case 4Default . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14 9.5.3.5 Case 5Bus Lock during Read-Modify-Write Instructions . . . . . . . . . . . . 9-14 9.5.3.6 Case 6Bus Parking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-15 9.6 Port A Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-15 9.6.1 Address Attribute Registers (AAR0AAR3) . . . . . . . . . . . . . . . . . . . . . . . . 9-15 9.6.2 Bus Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-18 9.6.3 DRAM Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-21 Chapter 10 DMA Controller 10.1 DMA Operational Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.1.1 Basic Address Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.1.2 Special Address Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.1.3 Unmatched Source and Destination Dimensions . . . . . . . . . . . . . . . . . . . . . 10.1.4 DMA Triggers (Request Sources) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.1.5 Transfer Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.2 Timing (Core Clock Cycles) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.2.1 Non-Overlap Between DMA Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.2.2 Overlap between DMA Channel and Core . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3 10-3 10-4 10-4 10-5 10-5 10-6 10-6 10-7
Motorola
DSP56300 Family Manual
viii
10.3 Channel Priority. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7 10.3.1 Priority Between DMA Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7 10.3.2 Priority Between a DMA Channel and the Core . . . . . . . . . . . . . . . . . . . . . 10-8 10.4 Special Uses of DMA With the Bus Interface Unit. . . . . . . . . . . . . . . . . . . . . . 10-9 10.4.1 Byte Packing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9 10.4.1.1 DRAM In-Page Accesses using DMA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9 10.4.1.2 End-of-Block-Transfer Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9 10.5 DMA Controller Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-10 10.5.1 DMA Source Address Registers (DSR0DSR5) . . . . . . . . . . . . . . . . . . . . 10-10 10.5.2 DMA Destination Address Registers (DDR[5 0]) . . . . . . . . . . . . . . . . . . 10-11 10.5.3 DMA Counters (DCO[5 0]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-11 10.5.3.1 DMA Counter Mode ASingle Counter . . . . . . . . . . . . . . . . . . . . . . . . . 10-11 10.5.3.2 DMA Counter Mode BDual Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-12 10.5.3.3 Circular Buffer (Length Less Than or Equal to 4K) . . . . . . . . . . . . . . . . . 10-13 10.5.3.3.1 DMA Counter Modes C, D and ETriple Counter. . . . . . . . . . . . . . . 10-13 10.5.3.4 Circular Buffer (Length Greater Than 4K) . . . . . . . . . . . . . . . . . . . . . . . . 10-15 10.5.3.5 DMA Control Registers (DCR[5 0]). . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16 10.5.3.5.1 Non-3D Addressing Modes (D3D = 0) . . . . . . . . . . . . . . . . . . . . . . . . 10-21 10.5.3.5.2 3D Modes (D3D = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-22 10.5.3.6 DMA Offset Registers (DOR[3 0]). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-24 10.5.3.7 DMA Status Register (DSTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-24 10.6 DMA Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-26 Chapter 11 Operating Modes and Memory Spaces 11.1 DSP56300 Family Core Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.1 X Data Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.2 Internal X I/O Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.3 Switchable Internal or External X I/O Memory . . . . . . . . . . . . . . . . . . . . . . 11.1.3.1 Reserved Space for X ROM or RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.3.2 External X Data Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.3.3 Internal X Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.4 Y Data Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.4.1 Internal/External Y I/O Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.4.2 Switchable Internal or External Y I/O Memory. . . . . . . . . . . . . . . . . . . . . . 11.1.4.3 Reserved Space for Y ROM or RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.4.4 External Y Data Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.4.5 Internal Y Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.5 Program Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.5.1 Bootstrap ROM Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Motorola Contents
11-2 11-3 11-3 11-5 11-5 11-5 11-5 11-6 11-6 11-6 11-6 11-6 11-6 11-7 11-7
ix
11.1.5.2 Reserved Space for Program ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.5.3 External Program Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.5.4 Internal Program Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1.5.5 Internal Instruction Cache RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.2 Sixteen-Bit Compatibility Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.3 Memory Switch Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Chapter 12 Guide to the Instruction Set
11-7 11-7 11-7 11-8 11-8 11-9
12.1 Instruction Formats and Syntax . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1 12.2 Operand Lengths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3 12.2.1 Data ALU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4 12.2.2 AGU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5 12.2.3 Program Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5 12.2.4 Data Organization in Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6 12.3 Instruction Groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6 12.3.1 Arithmetic Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7 12.3.2 Logical Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9 12.3.3 Bit Manipulation Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10 12.3.4 Loop Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11 12.3.5 Move Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11 12.3.6 Program Control Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12 12.4 Guide to Instruction Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13 12.4.1 Notation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14 12.4.2 Condition Code Computation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-18 12.5 Instruction Partial Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-22 12.5.1 Partial Encodings for Use in Instruction Encoding . . . . . . . . . . . . . . . . . . 12-22 12.5.2 Parallel Instruction Encoding of the Operation Code. . . . . . . . . . . . . . . . . 12-29 12.5.2.1 Multiply Instruction Encod...