ATPG - ,PODEM,forautomatictest...

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Automatic Test-Pattern Generation In this section we shall describe a widely used algorithm, PODEM, for  automatic test- pattern generation  (  ATPG  ) or  automatic test-vector generation  (  ATVG  ). Before we  can explain the PODEM algorithm we need to develop a shorthand notation and explain  some terms and definitions using a simpler ATPG algorithm.    FIGURE 14.17  The D-calculus. (a) We need a way to represent the  behavior of the good circuit and the bad circuit at the same time.  (b) The composite logic value D (for detect) represents a logic '1' in the good circuit and a logic '0' in the bad circuit. We can also write this as  D = 1/0. (c) The logic behavior of simple logic cells using the D- calculus. Composite logic values can propagate through simple logic  gates if the other inputs are set to their enabling values. 14.5.1 The D-Calculus Figure       14.17  (a) and (b) shows a shorthand notation, the  D-calculus  , for tracing faults.  The D-calculus was developed by Roth [ 1966] together with an ATPG algorithm, the  D- algorithm  . The symbol D (for detect) indicates the value of a node is a logic '0'   in the  good circuit and a logic '1' in the bad circuit. We can also write this as D = 0/1. In general  we write  g/b,  composite logic value  , to indicate a node value in the good circuit  is  g  and  b  in the bad circuit (by convention we always write the good circuit value first and the faulty circuit value second). The complement of D is D = 1/0 ( D is rarely written as D'  since D is a logic value just like '1' and '0'). Notice thatD does not mean  not  detected, but  simply that we see a '0' in the good circuit and a '1' in the bad circuit. We can apply  Boolean algebra to the composite logic values D and D as shown in  Figure       14.17  (c). The  composite values 1/1 and 0/0 are equivalent to '1' and '0' respectively. We use the unknown
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logic value 'X' to represent a logic value that is one of '0', '1', D, or D , but we do not know  or care which. If we wish to  propagate  a signal from one or more inputs of a logic cell to the logic cell output, we set the remaining inputs of that logic cell to what we call the  enabling value  .  The enabling value is '1' for AND and NAND gates and '0' for OR and NOR  gates. Figure       14.17  (c) illustrates the use of enabling values. In contrast, setting at least one  input of a logic gate to the  controlling value  , the opposite of the enabling value for that  gate, forces or  justifies  the output node of that logic gate to a fixed value. The controlling 
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    Kiran Temple University Fox School of Business ‘17, Course Hero Intern

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    Jill Tulane University ‘16, Course Hero Intern