CMOS NOR

CMOS NOR - Experiment 3: CMOS NOR Gate Lab exercise: For...

Info iconThis preview shows pages 1–2. Sign up to view the full content.

View Full Document Right Arrow Icon
Experiment 3: CMOS NOR Gate Lab exercise: For this experiment, we connected the CMOS inverter to the MOS transistors as shown above,  attaching pin 11 to pin 13 and pin 8 to pin 12. We tested the NOR gate by attaching a 1 kHz  square wave (0-5 V) to pin 6 and a DC voltage of either zero or 5 V to pin 10. When 0DC voltage was fed through V2 (pin 10), the output voltage Vo inverted the input square  wave of V1. This is because Vo is “high” whenever V1 and V2 are “low.” When 5DC voltage was  fed through V2, Vo was 0 (“low”) because the output of any input logic that includes “1 X” in a  nor gate becomes 0. Truth Table: V1 V2 Vo 0 0 1 0 1 0 1 0 0 1 1 0 Circuit Analysis: To solve the CMOS gates we used KVLs to find v GS  of all transistors and found which ones are  ON or OFF. We set iD = 0 for all transistors that are OFF and used KCLs to find iD for other  transistors. We then looked for transistors that are ON and have iD = 0. These transistors are in  the Ohmic region with v DS  = 0. Finally, we used KVLs to find vo based on v DS .
Background image of page 1

Info iconThis preview has intentionally blurred sections. Sign up to view the full version.

View Full DocumentRight Arrow Icon
Image of page 2
This is the end of the preview. Sign up to access the rest of the document.

Page1 / 4

CMOS NOR - Experiment 3: CMOS NOR Gate Lab exercise: For...

This preview shows document pages 1 - 2. Sign up to view the full document.

View Full Document Right Arrow Icon
Ask a homework question - tutors are online