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Unformatted text preview: RM0091 Reference manual STM32F0x1/STM32F0x2/STM32F0x8 advanced ARM®-based 32-bit MCUs Introduction This reference manual targets application developers. It provides complete information on how to use the STM32F0x1/STM32F0x2/STM32F0x8 microcontroller memory and peripherals. It applies to the STM32F031x4/x6, STM32F051x4/x6/x8, STM32F071x8/xB, STM32F091xB/xC, STM32F042x4/x6, STM32F072x8/xB, STM32F038x6, STM32F048x6, STM32F058x8, STM32F078xB and STM32F098xC devices. For the purpose of this manual, STM32F0x1/STM32F0x2/STM32F0x8 microcontrollers are referred to as “STM32F0xx”. The STM32F0xx is a family of microcontrollers with different memory sizes, packages and peripherals. For ordering information, mechanical and electrical device characteristics, please refer to the corresponding datasheet. For information on the ARM® CORTEX®-M0 core, please refer to the Cortex®-M0 technical reference manual. Related documents • Cortex®-M0 technical reference manual, available from: • STM32F0xx Cortex-M0 programming manual (PM0215) • STM32F0xx datasheets available from STMicroelectronics website: January 2017 DocID018940 Rev 9 1/1004 1 Contents RM0091 Contents 1 2 3 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 1.1 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 1.2 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 1.3 Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 System and memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 2.2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 2.2.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 46 2.3 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 2.4 Flash memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 2.5 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 3.1 Flash main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 3.2 Flash memory functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 3.3 2/1004 2.2.1 3.2.1 Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 3.2.2 Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 Memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 3.3.1 Read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 3.3.2 Write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 3.3.3 Option byte write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 3.4 Flash interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67 3.5 Flash register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67 3.5.1 Flash access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . . 67 3.5.2 Flash key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68 3.5.3 Flash option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . . 68 3.5.4 Flash status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 3.5.5 Flash control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 3.5.6 Flash address register (FLASH_AR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 71 3.5.7 Flash Option byte register (FLASH_OBR) . . . . . . . . . . . . . . . . . . . . . . . 71 3.5.8 Write protection register (FLASH_WRPR) . . . . . . . . . . . . . . . . . . . . . . . 72 DocID018940 Rev 9 RM0091 Contents 3.5.9 4 Option byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 4.1 5 Option byte description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 4.1.1 User and read protection option byte . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 4.1.2 User data option byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76 4.1.3 Write protection option byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 4.1.4 Option byte map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 5.1 5.2 5.3 5.4 6 Flash register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 5.1.1 Independent A/D and D/A converter supply and reference voltage . . . . 80 5.1.2 Independent I/O supply rail . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 5.1.3 Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 5.1.4 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 5.2.1 Power on reset (POR) / power down reset (PDR) . . . . . . . . . . . . . . . . . 81 5.2.2 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . . 82 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 5.3.1 Slowing down system clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 5.3.2 Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85 5.3.3 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85 5.3.4 Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86 5.3.5 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 5.3.6 Auto-wakeup from low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 Power control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 5.4.1 Power control register (PWR_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 5.4.2 Power control/status register (PWR_CSR) . . . . . . . . . . . . . . . . . . . . . . 91 5.4.3 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 6.1 6.2 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 6.1.1 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 6.1.2 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 6.1.3 RTC domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95 6.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 DocID018940 Rev 9 3/1004 31 Contents 7 4/1004 RM0091 6.2.2 HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 6.2.3 HSI48 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 6.2.4 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 6.2.5 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102 6.2.6 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102 6.2.7 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 6.2.8 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 6.2.9 ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 6.2.10 RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104 6.2.11 Independent watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104 6.2.12 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104 6.2.13 Internal/external clock measurement with TIM14 . . . . . . . . . . . . . . . . 105 6.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106 6.4 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108 6.4.1 Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108 6.4.2 Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . 110 6.4.3 Clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 113 6.4.4 APB peripheral reset register 2 (RCC_APB2RSTR) . . . . . . . . . . . . . . 116 6.4.5 APB peripheral reset register 1 (RCC_APB1RSTR) . . . . . . . . . . . . . . 117 6.4.6 AHB peripheral clock enable register (RCC_AHBENR) . . . . . . . . . . . 120 6.4.7 APB peripheral clock enable register 2 (RCC_APB2ENR) . . . . . . . . . 121 6.4.8 APB peripheral clock enable register 1 (RCC_APB1ENR) . . . . . . . . . 123 6.4.9 RTC domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . . . . 126 6.4.10 Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 128 6.4.11 AHB peripheral reset register (RCC_AHBRSTR) . . . . . . . . . . . . . . . . 129 6.4.12 Clock configuration register 2 (RCC_CFGR2) . . . . . . . . . . . . . . . . . . . 131 6.4.13 Clock configuration register 3 (RCC_CFGR3) . . . . . . . . . . . . . . . . . . . 132 6.4.14 Clock control register 2 (RCC_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 133 6.4.15 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135 Clock recovery system (CRS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137 7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137 7.2 CRS main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137 7.3 CRS functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138 7.3.1 CRS block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138 7.3.2 Synchronization input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138 7.3.3 Frequency error measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139 DocID018940 Rev 9 RM0091 8 Contents 7.3.4 Frequency error evaluation and automatic trimming . . . . . . . . . . . . . . 140 7.3.5 CRS initialization and configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 140 7.4 CRS low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 7.5 CRS interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 7.6 CRS registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142 7.6.1 CRS control register (CRS_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142 7.6.2 CRS configuration register (CRS_CFGR) . . . . . . . . . . . . . . . . . . . . . . 143 7.6.3 CRS interrupt and status register (CRS_ISR) . . . . . . . . . . . . . . . . . . . 144 7.6.4 CRS interrupt flag clear register (CRS_ICR) . . . . . . . . . . . . . . . . . . . . 146 7.6.5 CRS register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148 8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148 8.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148 8.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148 8.4 8.3.1 General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150 8.3.2 I/O pin alternate function multiplexer and mapping . . . . . . . . . . . . . . . 150 8.3.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151 8.3.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151 8.3.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152 8.3.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152 8.3.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152 8.3.8 External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153 8.3.9 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153 8.3.10 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154 8.3.11 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154 8.3.12 Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 8.3.13 Using the HSE or LSE oscillator pins as GPIOs . . . . . . . . . . . . . . . . . 156 8.3.14 Using the GPIO pins in the RTC supply domain . . . . . . . . . . . . . . . . . 156 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157 8.4.1 GPIO port mode register (GPIOx_MODER) (x =A..F) . . . . . . . . . . . . . 157 8.4.2 GPIO port output type register (GPIOx_OTYPER) (x = A..F) . . . . . . . 157 8.4.3 GPIO port output speed register (GPIOx_OSPEEDR) (x = A..F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158 8.4.4 GPIO port pull-up/pull-down register (GPIOx_PUPDR) (x = A..F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158 8.4.5 GPIO port input data register (GPIOx_IDR) (x = A..F) . . . . . . . . . . . . . 159 DocID018940 Rev 9 5/1004 31 Contents 9 RM0091 GPIO port output data register (GPIOx_ODR) (x = A..F) . . . . . . . . . . . 159 8.4.7 GPIO port bit set/reset register (GPIOx_BSRR) (x = A..F) . . . . . . . . . 159 8.4.8 GPIO port configuration lock register (GPIOx_LCKR) (x = A..B) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160 8.4.9 GPIO alternate function low register (GPIOx_AFRL) (x = A..F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161 8.4.10 GPIO alternate function high register (GPIOx_AFRH) (x = A..F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 8.4.11 GPIO port bit reset register (GPIOx_BRR) (x =A..F) . . . . . . . . . . . . . . 162 8.4.12 GPIO register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 165 9.1 6/1004 8.4.6 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165 9.1.1 SYSCFG configuration register 1 (SYSCFG_CFGR1) . . . . . . . . . . . . 165 9.1.2 SYSCFG external interrupt configuration register 1 (SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169 9.1.3 SYSCFG external interrupt configuration register 2 (SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169 9.1.4 SYSCFG external interrupt configuration register 3 (SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170 9.1.5 SYSCFG external interrupt configuration register 4 (SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171 9.1.6 SYSCFG configuration register 2 (SYSCFG_CFGR2) . . . . . . . . . . . . 172 9.1.7 SYSCFG interrupt line 0 status register (SYSCFG_ITLINE0) . . . . . . . 172 9.1.8 SYSCFG interrupt line 1 status register (SYSCFG_ITLINE1) . . . . . . . 173 9.1.9 SYSCFG interrupt line 2 status register (SYSCFG_ITLINE2) . . . . . . . 173 9.1.10 SYSCFG interrupt line 3 status register (SYSCFG_ITLINE3) . . . . . . . 174 9.1.11 SYSCFG interrupt line 4 status register (SYSCFG_ITLINE4) . . . . . . . 174 9.1.12 SYSCFG interrupt line 5 status register (SYSCFG_ITLINE5) . . . . . . . 175 9.1.13 SYSCFG interrupt line 6 status register (SYSCFG_ITLINE6) . . . . . . . 175 9.1.14 SYSCFG interrupt line 7 status register (SYSCFG_ITLINE7) . . . . . . . 175 9.1.15 SYSCFG interrupt line 8 status register (SYSCFG_ITLINE8) . . . . . . . 176 9.1.16 SYSCFG interrupt line 9 status register (SYSCFG_ITLINE9) . . . . . . . 176 9.1.17 SYSCFG interrupt line 10 status register (SYSCFG_ITLINE10) . . . . . 177 9.1.18 SYSCFG interrupt line 11 status register (SYSCFG_ITLINE11) . . . . . 177 9.1.19 SYSCFG interrupt line 12 status register (SYSCFG_ITLINE12) . . . . . 178 9.1.20 SYSCFG interrupt line 13 status register (SYSCFG_ITLINE13) . . . . . 178 9.1.21 SYSCFG interrupt line 14 status register (SYSCFG_ITLINE14) . . . . . 179 9.1.22 SYSCFG interrupt line 15 status register (SYSCFG_ITLINE15) . . . . . 179 DocID018940 Rev 9 RM0091 10 Contents 9.1.23 SYSCFG interrupt line 16 status register (SYSCFG_ITLINE16) . . . . . 179 9.1.24 SYSCFG interrupt line 17 status register (SYSCFG_ITLINE17) . . . . . 180 9.1.25 SYSCFG interrupt line 18 status register (SYSCFG_ITLINE18) . . . . . 180 9.1.26 SYSCFG interrupt line 19 status register (SYSCFG_ITLINE19) . . . . . 180 9.1.27 SYSCFG interrupt line 20 status register (SYSCFG_ITLINE20) . . . . . 181 9.1.28 SYSCFG interrupt line 21 status register (SYSCFG_ITLINE21) . . . . . 181 9.1.29 SYSCFG interrupt line 22 status register (SYSCFG_ITLINE22) . . . . . 181 9.1.30 SYSCFG interrupt line 23 status register (SYSCFG_ITLINE23) . . . . . 182 9.1.31 SYSCFG interrupt line 24 status register (SYSCFG_ITLINE24) . . . . . 182 9.1.32 SYSCFG interrupt line 25 status register (SYSCFG_ITLINE25) . . . . . 182 9.1.33 SYSCFG interrupt line 26 status register (SYSCFG_ITLINE26) . . . . . 183 9.1.34 SYSCFG interrupt line 27 status register (SYSCFG_ITLINE27) . . . . . 183 9.1.35 SYSCFG interrupt line 28 status register (SYSCFG_ITLINE28) . . . . . 183 9.1.36 SYSCFG interrupt line 29 status register (SYSCFG_ITLINE29) . . . . . 184 9.1.37 SYSCFG interrupt line 30 status register (SYSCFG_ITLINE30) . . . . . 184 9.1.38 SYSCFG register maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 188 10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188 10.2 DMA main features . . . . . ....
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