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Unformatted text preview: RM0410 Reference manual STM32F76xxx and STM32F77xxx advanced Arm®-based 32-bit MCUs Introduction This reference manual targets application developers. It provides complete information on how to use the STM32F76xxx and STM32F77xxx microcontroller memory and peripherals. The STM32F76xxx and STM32F77xxx is a family of microcontrollers with different memory sizes, packages and peripherals. For ordering information, mechanical and electrical device characteristics refer to the datasheets. For information on the Arm® Cortex®-M7 with FPU core, refer to the Cortex®-M7 with FPU Technical Reference Manual. Related documents Available from STMicroelectronics web site : • STM32F76xxx and STM32F77xxx datasheets • STM32F7 Series Cortex®-M7 processor programming manual (PM0253) March 2018 RM0410 Rev 4 1/1954 1 RM0410 Contents Contents 1 2 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 1.1 General information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70 1.4 Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70 System and memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71 2.1 2.2 3 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71 2.1.1 Multi AHB BusMatrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 2.1.2 AHB/APB bridges (APB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 2.1.3 CPU AXIM bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 2.1.4 ITCM bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 2.1.5 DTCM bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 2.1.6 CPU AHBS bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 2.1.7 AHB peripheral bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 2.1.8 DMA memory bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 2.1.9 DMA peripheral bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 2.1.10 Ethernet DMA bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 2.1.11 USB OTG HS DMA bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 2.1.12 LCD-TFT controller DMA bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 2.1.13 DMA2D bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 2.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 2.2.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 76 2.3 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 2.4 Flash memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 2.5 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 Embedded Flash memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 3.2 Flash main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 3.3 Flash functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86 3.3.1 Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86 RM0410 Rev 4 2/1954 49 Contents RM0410 3.4 3.5 4 Read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 3.3.3 Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 3.3.4 Unlocking the Flash control register . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 3.3.5 Program/erase parallelism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 3.3.6 Switching from single bank to dual bank configuration . . . . . . . . . . . . . 94 3.3.7 Flash erase sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95 3.3.8 Flash programming sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96 3.3.9 Flash Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 FLASH Option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 3.4.1 Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 3.4.2 Option bytes programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102 FLASH memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 3.5.1 Read protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 3.5.2 Write protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105 3.6 One-time programmable bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107 3.7 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108 3.7.1 Flash access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . 108 3.7.2 Flash key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 109 3.7.3 Flash option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . 109 3.7.4 Flash status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 110 3.7.5 Flash control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 111 3.7.6 Flash option control register (FLASH_OPTCR) . . . . . . . . . . . . . . . . . . 113 3.7.7 Flash option control register (FLASH_OPTCR1) . . . . . . . . . . . . . . . . . 115 3.7.8 Flash interface register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116 Power controller (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117 4.1 4.2 3/1954 3.3.2 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117 4.1.1 Independent A/D converter supply and reference voltage . . . . . . . . . . 119 4.1.2 Independent USB transceivers supply . . . . . . . . . . . . . . . . . . . . . . . . . 119 4.1.3 Independent SDMMC2 supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120 4.1.4 Independent DSI supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120 4.1.5 Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 4.1.6 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126 4.2.1 Power-on reset (POR)/power-down reset (PDR) . . . . . . . . . . . . . . . . . 126 4.2.2 Brownout reset (BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127 RM0410 Rev 4 RM0410 Contents 4.2.3 4.3 4.4 4.5 5 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . 127 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128 4.3.1 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132 4.3.2 Run mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132 4.3.3 Low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133 4.3.4 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133 4.3.5 Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135 4.3.6 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138 4.3.7 Programming the RTC alternate functions to wake up the device from the Stop and Standby modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139 Power control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142 4.4.1 PWR power control register (PWR_CR1) . . . . . . . . . . . . . . . . . . . . . . 142 4.4.2 PWR power control/status register (PWR_CSR1) . . . . . . . . . . . . . . . . 145 4.4.3 PWR power control/status register 2 (PWR_CR2) . . . . . . . . . . . . . . . 146 4.4.4 PWR power control register 2 (PWR_CSR2) . . . . . . . . . . . . . . . . . . . 148 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151 5.1 5.2 5.3 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151 5.1.1 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151 5.1.2 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151 5.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152 5.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156 5.2.2 HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157 5.2.3 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157 5.2.4 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158 5.2.5 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158 5.2.6 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158 5.2.7 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158 5.2.8 RTC/AWU clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 5.2.9 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160 5.2.10 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160 5.2.11 Internal/external clock measurement using TIM5/TIM11 . . . . . . . . . . . 160 5.2.12 Peripheral clock enable register (RCC_AHBxENR, RCC_APBxENRy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163 RM0410 Rev 4 4/1954 49 Contents 6 RM0410 5.3.1 RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 163 5.3.2 RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . 165 5.3.3 RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . 168 5.3.4 RCC clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . 170 5.3.5 RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 173 5.3.6 RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 176 5.3.7 RCC AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . 177 5.3.8 RCC APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . 177 5.3.9 RCC APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . 181 5.3.10 RCC AHB1 peripheral clock register (RCC_AHB1ENR) . . . . . . . . . . . 184 5.3.11 RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 186 5.3.12 RCC AHB3 peripheral clock enable register (RCC_AHB3ENR) . . . . . 187 5.3.13 RCC APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . 187 5.3.14 RCC APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . 191 5.3.15 RCC AHB1 peripheral clock enable in low-power mode register (RCC_AHB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194 5.3.16 RCC AHB2 peripheral clock enable in low-power mode register (RCC_AHB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196 5.3.17 RCC AHB3 peripheral clock enable in low-power mode register (RCC_AHB3LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 5.3.18 RCC APB1 peripheral clock enable in low-power mode register (RCC_APB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198 5.3.19 RCC APB2 peripheral clock enabled in low-power mode register (RCC_APB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202 5.3.20 RCC backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 204 5.3.21 RCC clock control & status register (RCC_CSR) . . . . . . . . . . . . . . . . 205 5.3.22 RCC spread spectrum clock generation register (RCC_SSCGR) . . . . 207 5.3.23 RCC PLLI2S configuration register (RCC_PLLI2SCFGR) . . . . . . . . . 208 5.3.24 RCC PLLSAI configuration register (RCC_PLLSAICFGR) . . . . . . . . . 211 5.3.25 RCC dedicated clocks configuration register (RCC_DCKCFGR1) . . . 212 5.3.26 RCC dedicated clocks configuration register (RCC_DCKCFGR2) . . . 214 5.3.27 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220 6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220 6.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220 6.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220 6.3.1 5/1954 General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223 RM0410 Rev 4 RM0410 Contents 6.4 7 6.3.2 I/O pin alternate function multiplexer and mapping . . . . . . . . . . . . . . . 223 6.3.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224 6.3.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224 6.3.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224 6.3.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225 6.3.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225 6.3.8 External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225 6.3.9 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226 6.3.10 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226 6.3.11 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227 6.3.12 Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228 6.3.13 Using the HSE or LSE oscillator pins as GPIOs . . . . . . . . . . . . . . . . . 228 6.3.14 Using the GPIO pins in the backup supply domain . . . . . . . . . . . . . . . 228 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229 6.4.1 GPIO port mode register (GPIOx_MODER) (x =A..K) . . . . . . . . . . . . . 229 6.4.2 GPIO port output type register (GPIOx_OTYPER) (x = A..K) . . . . . . . 229 6.4.3 GPIO port output speed register (GPIOx_OSPEEDR) (x = A..K) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 6.4.4 GPIO port pull-up/pull-down register (GPIOx_PUPDR) (x = A..K) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 6.4.5 GPIO port input data register (GPIOx_IDR) (x = A..K) . . . . . . . . . . . . . 231 6.4.6 GPIO port output data register (GPIOx_ODR) (x = A..K) . . . . . . . . . . . 231 6.4.7 GPIO port bit set/reset register (GPIOx_BSRR) (x = A..K) . . . . . . . . . 231 6.4.8 GPIO port configuration lock register (GPIOx_LCKR) (x = A..K) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232 6.4.9 GPIO alternate function low register (GPIOx_AFRL) (x = A..K) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233 6.4.10 GPIO alternate function high register (GPIOx_AFRH) (x = A..J) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234 6.4.11 GPIO register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 237 7.1 I/O compensation cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237 7.2 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237 7.2.1 SYSCFG memory remap register (SYSCFG_MEMRMP) . . . . . . . . . . 237 7.2.2 SYSCFG peripheral mode configuration register (SYSCFG_PMC) . . 238 7.2.3 SYSCFG external interrupt configuration register 1 (SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240 RM0410 Rev 4 6/1954 49 Contents 8 7/1954 RM0410 7.2.4 SYSCFG external interrupt configuration register 2 (SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241 7.2.5 SYSCFG external interrupt configuration register 3 (SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241 7.2.6 SYSCFG external interrupt configuration register 4 (SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242 7.2.7 Class B register (SYSCFG_CBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 7.2.8 Compensation cell control register (SYSCFG_CMPCR) . . . . . . . . . . . 243 7.2.9 SYSCFG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 245 8.1 DMA introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245 8.2 DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245 8.3 DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247 8.3.1 DMA block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247 8.3.2 DMA overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247 8.3.3 DMA transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248 8.3.4 Channel selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248 8.3.5 Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250 8.3.6 DMA streams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250 8.3.7 Source, destination and transfer modes . . . . . . . . . . . . . . . . . ....
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  • Fall '15
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What students are saying

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    As a current student on this bumpy collegiate pathway, I stumbled upon Course Hero, where I can find study resources for nearly all my courses, get online help from tutors 24/7, and even share my old projects, papers, and lecture notes with other students.

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    Kiran Temple University Fox School of Business ‘17, Course Hero Intern

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    I cannot even describe how much Course Hero helped me this summer. It’s truly become something I can always rely on and help me. In the end, I was not only able to survive summer classes, but I was able to thrive thanks to Course Hero.

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    Dana University of Pennsylvania ‘17, Course Hero Intern

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    The ability to access any university’s resources through Course Hero proved invaluable in my case. I was behind on Tulane coursework and actually used UCLA’s materials to help me move forward and get everything together on time.

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    Jill Tulane University ‘16, Course Hero Intern

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