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vhdl - MIN-Fakultt a Department Informatik Universitt...

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Universit¨ at Hamburg MIN-Fakult¨ at Department Informatik VHDL Kompakt Andreas M¨ader Universit¨ at Hamburg Fakult¨ at f¨ur Mathematik, Informatik und Naturwissenschaften Department Informatik Technische Aspekte Multimodaler Systeme http://tams-www.informatik.uni-hamburg.de
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Inhaltsverzeichnis 1 Konzepte von VHDL 1 1.1 Entwurfsparadigmen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1.2 Bibliotheken und compilierbare Einheiten . . . . . . . . . . . . . . . . . . . . . 3 1.2.1 Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 1.2.2 Entity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 1.2.3 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 1.2.4 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 1.3 Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 2 Datentypen 11 2.1 Skalare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 2.2 komplexe Typen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 2.3 Untertypen und Alias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 2.4 Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 3 Bezeichner und Deklarationen 23 4 Ausdr¨ucke 26 5 Sequenzielle Beschreibungen 30 5.1 Anweisungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31 5.2 Unterprogramme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 6 Signale 41 6.1 Deklaration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 6.2 Signalzuweisungen im Prozess . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 6.3 Implizite Typaufl¨osungen und Bustreiber . . . . . . . . . . . . . . . . . . . . . 44 6.4 Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 7 Konkurrente Beschreibungen 48 8 Strukturbeschreibungen 52 8.1 Hierarchische Beschreibungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 8.1.1 Benutzung von Packages . . . . . . . . . . . . . . . . . . . . . . . . . . 55 8.1.2 Konfigurationen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 8.1.3 Parametrisierung von Entities durch generische Werte . . . . . . . . . 58 8.2 Strukturierende Anweisungen . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 i
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INHALTSVERZEICHNIS 9 Bibliotheken und Packages 62 9.1 Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 9.2 VHDL-Einheiten, Dateien und Bibliotheken . . . . . . . . . . . . . . . . . . . . 64 A Syntaxbeschreibung 66 A.1 ¨ Ubersicht . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 A.2 Bibliothekseinheiten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 A.3 Deklarationen / Spezifikationen . . . . . . . . . . . . . . . . . . . . . . . . . . 73 A.4 sequenzielle Anweisungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 A.5 konkurrente Anweisungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 A.6 Sprachstandard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107 A.7 std logic 1164 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109 A.8 numeric std / numeric bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110 A.9 textio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 A.10 std logic textio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 A.11 Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113 A.12 reservierte Bezeichner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114 Literaturverzeichnis 115 Standards 116 WWW-Links 118 Index 119 ii
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Kapitel 1 Konzepte von VHDL VHDL ist eine Hardwarebeschreibungssprache; dabei steht der Name f¨ur: V HSIC H ardware D escription L anguage V ery H igh S peed I ntegrated C ircuit VHDL wurde 1983 vom amerikanischen Department of Defense“ initiiert und ist seit Ende 1987 als IEEE Standard 1076 genormt [ IEEE 1076 87 ]. Seitdem hat sich VHDL (neben Veri- log) zur Standard -Hardwarebeschreibungssprache entwickelt. Der Sprachstandard (Syntax und Semantik) wird regelm¨aßig ¨uberarbeitet [ IEEE 1076 93 ; IEEE 1076 02 ] und seit 2004 ist VHDL als IEC Standard [ IEC 61691-1-1 04 ] weltweit festgelegt. Daneben wurden Erweite- rungen vorgenommen, die zus¨atzliche Aspekte behandeln, wie die Modellierung von Hardware und Zellbibliotheken [ IEEE 1164 93 ; IEEE 1076.4 01 ] die Synthese von Hardware [ IEEE 1076.3 97 ; IEEE 1076.6 99 ] mathematische Typen und Funktionen [ IEEE 1076.2 96 ] die Modellierung und (Co-) Simulation analoger Schaltungen [ IEEE 1076.1 99 ] 1.1 Entwurfsparadigmen Die Sprache VHDL dient der Beschreibung und Simulation digitaler Systeme und deren Umgebung. Das Entwurfsziel kann ein FPGA, ein ASIC oder eine ganze Platine sein. Al- le, w¨ahrend des Entwurfsvorgangs anfallenden Beschreibungen der Schaltung, werden von Sprachumfang abgedeckt. Dabei ist die Schaltung jederzeit simulierbar. In VHDL sind die folgenden Konzepte verwirklicht: Hierarchie Die Unterteilung des Entwurfs in (Teil-)Komponenten wird unterst¨utzt. Der Ge- samtentwurf wird dann hierarchisch aus diesen Teilen zusammengesetzt. Die Kom- plexit¨at dieser Teile kann vom einfachen Gatter (z.B. NAND) bis hin zu komplexen
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