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chx08_arch04_ILP-c1 - 20081027 implicit(RAW WARWAW Reorder...

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北京大学微处理器研究开发中心 计算机系统结构研究所 高等计算机系统结构 高等计算机系统结构 (第四讲) 2008年10月27日 程 旭 现代指令级并行技术
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北京大学微处理器研究开发中心 计算机系统结构研究所 流水线的性能 ± 通过更加复杂的流水线和动态调度开发隐形( implicit )指令级 并行性 ± 乱序执行执行,同时保证: 真数据相关 (RAW) 精确中断 ± 通过寄存器换名,消除 WAR WAW 冒险 ± 重排序缓冲器( Reorder buffer )保存尚未提交( committing 但已完成的结果,以支持精确中断 ± 频繁出现的转移指令会产生控制冒险,从而限制性能的改进
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北京大学微处理器研究开发中心 计算机系统结构研究所 指令流水线的总体结构 取指和译码进入指令重排序缓冲器是按序进行的 执行是乱序的 乱序完成 提交( Commit :回写道体系结构级的状态,即寄存器对 & 存储器)按序 在提交之前,需要临时存储来保存结果 ( 影子寄存器和存储缓冲器 ) Fetch Decode Execute Commit Reorder Buffer In-order In-order Out-of-order Kill Kill Kill Exception? Inject handler PC
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北京大学微处理器研究开发中心 计算机系统结构研究所 I-cache Fetch Buffer Issue Buffer Func. Units Arch. State Execute Decode Result Buffer Commit PC Fetch Branch executed Next fetch started 在许多现代处理器中,在下一 PC 计算 和最终确定转移结果之间有 10 个以上 的流水级 ! 控制流导致的性能损失 如果流水线不能及时选择正确指 令,会导致多少损失 ? ~ Loop length x pipeline width
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