Verilog Tutorial v1

Verilog Tutorial v1 - Tutorial Tutorial Verilog Este...

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Unformatted text preview: Tutorial Tutorial Verilog Este tutorial pretende ser una guía de aprendizaje para el diseño HDL usando Verilog. Los conceptos del diseño se explican a lo largo de los ejemplos que se van desarrollando. Cada apunte a la sintaxis, representación de constantes, directivas, etc… se introduce a medida que van siendo necesarios para el desarrollo del ejemplo. Por todo esto y debido a la estructura de su contenido, no se puede considerar este tutorial una guía de consulta sino de aprendizaje de este lenguaje. A c e r c a d e l l e n g u a j e 1 INTRODUCCIÓN..............................................................................................................................4 1.1 ACERCA DEL LENGUAJE ................................................................................................................4 1.2 NIVELES DE ABSTRACCIÓN EN VERILOG........................................................................................4 2 MI PRIMER DISEÑO.......................................................................................................................5 2.1 INTRODUCCIÓN .............................................................................................................................5 2.2 ALGUNAS CONSIDERACIONES ACERCA DEL LENGUAJE..................................................................6 2.3 NÚMEROS EN VERILOG .................................................................................................................6 2.4 TIPOS DE DATOS............................................................................................................................6 3 PROCESOS ........................................................................................................................................7 3.1 ASIGNACIÓN CONTINUA ................................................................................................................9 3.2 TEMPORIZACIONES........................................................................................................................9 3.3 EVENTOS.....................................................................................................................................10 4 MÓDULOS Y JERARQUÍAS.........................................................................................................10 4.1 CONEXIONADO............................................................................................................................10 5 TESTBENCH....................................................................................................................................11 5.1 ESTRUCTURA DE UN TESTBENCH.................................................................................................11 5.2 MÓDULO TEST.............................................................................................................................11 5.2.1 Interfaz de entrada/salida...................................................................................................12Interfaz de entrada/salida....
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This note was uploaded on 05/07/2010 for the course DMO electro23 taught by Professor Taflove during the Spring '10 term at Unicamp.

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