Verilog Tutorial v1

Verilog Tutorial v1 - Tutorial Tutorial Verilog Este...

Info iconThis preview shows pages 1–3. Sign up to view the full content.

View Full Document Right Arrow Icon

Info iconThis preview has intentionally blurred sections. Sign up to view the full version.

View Full DocumentRight Arrow Icon
This is the end of the preview. Sign up to access the rest of the document.

Unformatted text preview: Tutorial Tutorial Verilog Este tutorial pretende ser una guía de aprendizaje para el diseño HDL usando Verilog. Los conceptos del diseño se explican a lo largo de los ejemplos que se van desarrollando. Cada apunte a la sintaxis, representación de constantes, directivas, etc… se introduce a medida que van siendo necesarios para el desarrollo del ejemplo. Por todo esto y debido a la estructura de su contenido, no se puede considerar este tutorial una guía de consulta sino de aprendizaje de este lenguaje. A c e r c a d e l l e n g u a j e 1 INTRODUCCIÓN..............................................................................................................................4 1.1 ACERCA DEL LENGUAJE ................................................................................................................4 1.2 NIVELES DE ABSTRACCIÓN EN VERILOG........................................................................................4 2 MI PRIMER DISEÑO.......................................................................................................................5 2.1 INTRODUCCIÓN .............................................................................................................................5 2.2 ALGUNAS CONSIDERACIONES ACERCA DEL LENGUAJE..................................................................6 2.3 NÚMEROS EN VERILOG .................................................................................................................6 2.4 TIPOS DE DATOS............................................................................................................................6 3 PROCESOS ........................................................................................................................................7 3.1 ASIGNACIÓN CONTINUA ................................................................................................................9 3.2 TEMPORIZACIONES........................................................................................................................9 3.3 EVENTOS.....................................................................................................................................10 4 MÓDULOS Y JERARQUÍAS.........................................................................................................10 4.1 CONEXIONADO............................................................................................................................10 5 TESTBENCH....................................................................................................................................11 5.1 ESTRUCTURA DE UN TESTBENCH.................................................................................................11 5.2 MÓDULO TEST.............................................................................................................................11 5.2.1 Interfaz de entrada/salida...................................................................................................12Interfaz de entrada/salida....
View Full Document

Page1 / 23

Verilog Tutorial v1 - Tutorial Tutorial Verilog Este...

This preview shows document pages 1 - 3. Sign up to view the full document.

View Full Document Right Arrow Icon
Ask a homework question - tutors are online