zhao第3章硬件描è

Zhao第3章硬件描è

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LIBRARY IEEE; 3. USE IEEE.STD_LOGIC_1164.ALL; 4. ENTITY mux IS 5. PORT (d0,d1,sel: IN STD_LOGIC; 6. f: OUT STD_LOGIC); 7. END mux; 10/11/11 mux 9 第 第第第 第第第第 f 3.2 VHDL 第第第第第第 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. ARCHITECTURE structure OF mux IS SIGNAL temp: STD_LOGIC; -- 第第第第 BEGIN p0:PROCESS(d0,d1,sel) -- 第第 VARIABLE temp1,temp2,temp3: STD_LOGIC; BEGIN -- 第第第第第第第第 temp1:=d0 AND(NOT sel);-- 第第第第第第第第 temp2:=d1 AND sel; temp3:=temp1 OR temp2; temp<=temp3; f<=temp; 第第第 END PROCESS p0; -- 第第第第 END structure; -- 第第第第第 10/11/11 10 3.2 VHDL 第第第第第第 EDA 第第第第 QuartusII 第第第第第第第 \p0:temp1 sel d0 \p0:temp2 temp3~0 f d1 10/11/11 11 3.2 VHDL 第第第第第第 第第 1 第第第第第第 “ ­­” 第第 2~3 第第第第第第第第第第第第第第第第第第 4~7 第第第第第第第第第第第第第第第第第第 8~ 第第第第第第第第第第第第第第第第第第 VHDL 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 10/11/11 12 3.2 VHDL 第第第第第第 第第第第第 3.2.1 第第第第 3.2.2 第第第 3.2.3 第第第第第第第第 10/11/11 13 3.2.1 第第第第 第第第第第第第第第第第第第第第第第第第第第 第第第第 ENTITY < 第第第 > IS [GENERIC ( 第第第第 );] [PORT ( 第第第第 );] 第第第第 [ 第第第第第第 ;] END [ENTITY] < 第第 >; < > 第第第第第第 [ ] 第第第第第 10/11/11 14 3.2.1 第第第第 第第第 4 第第第第第第第第第第第第 ENTITY adder_ripple IS GENERIC (m: TIME :=5ns) 第 PORT (a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0) 第 q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 第 cout: OUT STD_LOGIC); END adder_ripple; adder_ripple q b 10/11/11 a cout 15 3.2.1 第第第第 第第第 第第第第第第第第第第第第第第第第第第第 第第第 ENTITY < 第第第 > IS 第第第第 END < 第第第 > 第第 第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 VHDL 第第第第第第第第第 vhd 第第 *.vhd 第 10/11/11 16 3.2.1 第第第第 1. 第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第 第第第第 GENERIC ( 第第第 : 第第第第 [:= 第第第 ]; … 第第第 : 第第第第 [:= 第第 第第第 第 ]) 第 GENERIC (m: TIME :=5ns) 第 10/11/11 17 3.2.1 第第第第 2. 第第第第第第 第第第第 第第第第第第第第第第第第第第第第第第第第第第第第 第第第第 第第第 PORT ( 第第第第 [ 第第第 ]: [ 第第 ] 第第第第 ; … 第第第第 [ 第第第 ]: [ 第第 ] 第第第第 ) 第 PORT (a,b: IN STD_LOGIC_VECTOR(3 DOWNTO 0) 第 q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 第 cout: OUT STD_LOGIC); 10/11/11 18 3.2.1 第第第第 第第第 第第第第第第第第第第第第第第 第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第 第第第第第第 第 3-1 第第第第第第 第第第第 第第 IN 第第 OUT 第第 INOUT 第第 BUFFER 第第第第第第第第第 LINKAGE 第第第第第 10/11/11 BIT BIT_VECTOR STD_LOGIC INTEGER BOOLEAN STD_LOGIC_VECTOR 第第第第第 3.4 第第第第第 19 3.2.2 第第第 第第第第第第第第第第第第第第第第第 第第第第 ARCHITECTURE < 第第第第 > OF < 第第第 > IS [ 第第第第 ;] BEGIN < 第第第第第第第 > END < 第第第第 > 第 第第第第 10/11/11 20 3.2.2 第第第 第第第 ARCHITECTURE 第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 BEGIN 第第第第第第第第第第第第 10/11/11 21 3.2.2 第第第 第第 3-2 第第第 RS 第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 reset 第第第第第第第第 qb q set 10/11/11 22 3.2.2 第第第 第第 3-3 第第第 RS 第第第第第第第第第第第第第第第 第第第 RS 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 3.3.1 第第第 10/11/11 23 3.2.2 第第第 第第 3-4 第第第第第第第 VHDL 第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第 tpd 第 5ns 第第第第第第第第第第第第第第第第第 10/11/11 24 3.2.2 第第第 3 第第第第第第第第第第第 1 . 第第第第第第 第第第第 2 . 第第第第第 3 . 第第第第第第第 10/11/11 25 3.2.2 第第第 1 . 第第 (PROCESS) 第第第第 第第第第 [ 第第第第第 ] PROCESS [ 第第第第第 ] [IS] [ 第第第第第第第第第 ] BEGIN < 第第第第第第第 > END PROCESS [ 第第第第 ] 第 10/11/11 26 3.2.2 第第第 第第 3-7 第第第第第第第第第第第第第第第 10/11/11 27 3.2.3 第第第第第第第 a. b. c. d. 1. 第第第第 Package 第 第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第 第第第 10/11/11 LIBRARY < 第第 > 第 USE < 第第 . 第第第第 . 第第第 > LIBRARY IEEE 第 USE IEEE.STD_LOGIC_1164.ALL 28 3.2.3 第第第第第第第第 VHDL 第第第第第第第第第 STANDARD 第 STD 第第 第第第第第第 STD_LOGIC_1164 第 IEEE 第第 第第第第第 STANDARD 第第第第第第第第第第第第第第第第第第第第第第第第第 STD 第第第第第第第第第第第第第第第第 第第第第第第第第第第 STD_LOGIC_1164 第第第第第第第第第第第第第第第第 第第第第第第 IEEE 第第第第第第第第第 第第第第第第第第第第第 LIBRARY 第 IEEE; USE IEEE.STD_LOGIC_1164.ALL; 10/11/11 29 3.2.3 第第第第第第第第 第第第第第第第第第第第第第第 BIT 第 BIT_VECTOR 第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第 STANDARD 第第第第 第第第第第第第第 STD_LOGIC 第 STD_LOGIC_VECTOR 第第 STD_LOGIC_1164 第第第第 10/11/11 30 3.2.3 第第第第第第第第 第第第第第第第第第第 第第第第第第第第第 PACKAGE < 第第第第 > IS 第第 [ 第第第第第 ] END [ 第第第第 ] 第 PACKAGE BODY < 第第第第 > IS [ 第第第第第 ] 第第 END [ 第第第第 ] 第 10/11/11 31 3.2.3 第第第第第第第第 第第 3-10 第第第第第第第第第第第 第第第第第第第第第第第第 alu_op -- 第第第第第第第第第 第第第第 pi 第 delay1 PACKAGE example IS 第第第第 nand2 第第第第 mean TYPE alu_op IS (add,sub,mul,div,eq,gt,lt); CONSTANT pi: REAL :=3.1415926; delay1:TIME; COMPONENT nand2 PORT (a,b: IN BIT; c:OUT BIT); END COMPONENT; FUNCTION mean(a,b,c:REAL) RETURN REAL; END example; 10/11/11 32 3.2.3 第第第第第第第第 -- 第第第第 PACKAGE BODY example IS CONSTANT delay1:TIME=15ns; FUNCTION mean(a,b,c:REAL) RETURN REAL; BEGIN RETURN(a+b+c)/3.0; END mean; END example; 第第第第第第第第第第第第第第 delay1 第第第 第第 mean 第第第 10/11/11 33 3.2.3 第第第第第第第第 a. 第第第第第第第第第第 WORK 第第第 b. 第第第第第第第第第第第第第第第第第第第第第 第第第 USE WORK. example. ALL; 10/11/11 34 3.2.3 第第第第第第第第 2. 第第 Library 第 a. 第第第第第第第第第第第第第第第第第第第第第第第第 b. 第第第第第第第第第第 VHDL 第第第第第第 c . 第第第第第第第第第 第第第第 LIBRARY < 第第 > 第 第第第 5 第第 LIBRARY 第 IEEE; 10/11/11 IEEE STD ASIC WORK 第第第第第 35 3.2.3 第第第第第第第第 IEEE STD_LOGIC_1164 NUMERIC_BIT NUMERIC_STD STD_LOGIC_ARITH STD_LOGIC_SIGNED STD_LOGIC_UNSIGNED STD STANDARD TEXTIO VATIL 第第第 ASIC 第第第 VATIL_TIMING VATIL_PRIMITIVE WORK 第第第第第第第 第第第第第 10/11/11 第第第 第第第第第第第第第第第第第第第第第第 第第 LIBRARY IEEE 第 USE IEEE.STD_LOGIC_1164.ALL 第第第第 第第 LIBRARY STD 第 USE STD._STANDARD.ALL; 36 3.2.3 第第第第第第第第 3. 第第第第第 Configration 第 a. 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 b. 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第 CONFIGURATION < 第第第 > OF 第第第 IS [ 第第第第第 ] END [ 第第第 ] 第 第第第 CONFIGURATION confr OF rsff IS FOR rs_behav 第 END FOR; 10/11/11 END confr 第 37 第第第第 3.1 第第第第第第第第 3.2 VHDL 第第第第第第 3.4 VHDL 第第第第 3.3 VHDL 第第第第 3.5 第第第第第 VHDL 第第 3.6 第第第第第 VHDL 第第 10/11/11 38 3.4 VHDL 第第第第 第第第第第 3.4.1 3.4.2 3.4.3 3.4.4 3.4.5 10/11/11 第第第第第第第 第第第第 第第第第 第第第第第第第 第第第第第 39 3.4.1 第第第第第第第 1. 第第第 第第第第第第第第第第第第第第第第第第第第第第….. 第第第 第第第第第第第第第第 第第第第第第第第第 第第第第第第第第第第第第 第第第第第第第第第第第第 第第第第第第第第第第第第 第第第第第第 10/11/11 40 3.4.1 第第第第第第第 2. 第第第 a. 第第第第 VHDL 第第第第第第第第第第第 b. 第第第第第第第第第第第 第 3-3 第第第第第 10/11/11 第 P.109 41 3.4.2 第第第第 第第第第第第第第 10/11/11 a. b. c. d. 第第 第第 第第 第第 第第第 VHDL’93 第第第第第 42 3.4.2 第第第第 1. 第第 第第第第第第第 第第第 第第第第第第第第 CONSTANT 第第第 : 第第第第 [ := 第第第 ] ; 第第 CONSTANT toler : DISTANCE := 1.5 nm; CONSTANT pi : REAL := 3.141592 ; CONSTANT cycle_time : TIME := 100 ns; CONSTANT Propagation_Delay : DELAY_LENGTH; 10/11/11 43 3.4.2 第第第第 2. 第第 第第第第第第第 第第第第第第第第 第第第 第第第第第第第第 VARIABLE 第第第 : 第第第第 [ 第第第第 ] [ := 第第第 ] ; 第第 VARIABLE result 第 STD_LOGIC :=‘0’; VARIABLE x, y, z 第 INTEGER; VARIABLE count 第 INTEGER RANGE 0 TO 255 :=10; 10/11/11 第第第第 44 3.4.2 第第第第 第第第第第第第第 第第第 := 第第第第 第第第 result := ‘1’; x :=y+3 第 a . 第第第第第第 := b. 第第第第第第第第第第第第第第第第第第第 c . 第第第第第第第第第第第第第第第第第第第第 10/11/11 45 3.4.2 第第第第 3. 第第 第第第第第第第 第第第第第第第第 第第第第第第第第 第第 SIGNAL 第第第 : 第第第第 [ 第第第第 ] [ := 第第第 ] ; 第第 SIGNAL first_sig: INTEGER; SIGNAL sys_clk 第 BIT :=‘0’; SIGNAL second_fig, third_sig 第 INTEGER :=10; SIGNAL s 第 INTEGER RANGE 0 TO 20 :=15; 10/11/11 第第第第 46 3.4.2 第第第第 第第第第第第第第 第第第 <= 第第第第 第第第 a <= b AFTER 10ns; a <= expression_b; a <= expression_b AFTER 10ns 第 a. b. c. d. 第第第第第第第第第第第第第第 := 第第第第第第第第第第第第第第第 <= 第 第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第 10/11/11 47 3.4.2 第第第第 第第第第第第第第 第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第 第第第第第第第第 10/11/11 48 3.4.3 第第第第 5 第第第 Scalar types Composite Access File Protected 第第第 第第第 第第第 第第第 第第第 第第第第第第第第第第第第第第第第第第第 10/11/11 49 3.4.3 第第第第 第第第第第第第第 STANDARD 第 STD_LOGIC_1164 第第第第第第第第第第第第第 第第 STANDARD STD_LOGIC_1164 第第第第第第 BIT 第 BIT_VECTOR 第第 第第第 第第第第第第第第第第第第第第第第第第第第第第第 STD_LOGIC 第 STD_LOGIC_VECTOR 第第第第第第第第第第第第第第 10/11/11 50 3.4.3 第第第第 1. 第第第 INTEGER 第 第第第第第第第→ 第第第第第 STANDARD 第第第第 第 第第第第第第第第 - (231-1) ~ (231-1) 第 第第第 VARIABLE a 第 INTEGER :=15; SIGNAL s 第 INTEGER RANGE 0 TO 20 :=15; INTEGER 第第第第第第第第第第第 10/11/11 51 3.4.3 第第第第 2. 第第 REAL 第 第第第第第第第→ 第第第第 第 STANDARD 第第第第 第 第第第第第第第第 - 1.0E38 ~ +1.0E38 第 第第第第第第第第第第 1.0 666.666 36.5e-4 第第第第第第第第第第第第第第第第第第第第第第 1.0 第第第第 1 第第第第第第第第第第第第第第第第 REAL 第第第第第第第第第第第 10/11/11 52 3.4.3 第第第第 第 STANDARD 第第第第 3. BIT 第第第第第第第→ 第第第第 第 BIT_VECTOR 第第第第第第第→ 第第第第 BIT 第第第第第第第第第 2 第第’ 0’ 第’ 1’ 第 BIT_VECTOR 第第第第第第第 BIT 第第第第 第第 SIGNAL a : BIT; SIGNAL Low_byte : BIT_VECTOR (0 to 7) ; a <= ‘1’; Low_byte <= “00000101”; BIT 第第第第第第第第第第第第 BIT_VECTOR 第第第第第第第第第第第第 10/11/11 53 3.4.3 第第第第 4. 第第第第 BOOLEAN 第 第第第第第第第→ 第第 STANDARD 第第第第第 第第第 BOOLEAN 第第第第 2 第第 TRUE 第 FALSE 第 10/11/11 54 3.4.3 第第第第 5. STD_LOGIC 第 STD_LOGIC_1164 第第第第 第 STD_LOGIC_VECTOR a. STD_LOGIC 第第第第第第第第第第第第 9 第第’ U’ 第’ X’ 第’ 0’ 第’ 1’ 第’ Z’ 第’ W’ 第’ L’ 第’ H’ 第’ -’ 第第第第第’ 0’ 第’ 1’ 第’ Z’ 第 b. STD_LOGIC_VECTOR 第第第第第第第第第 STD_LOGIC 第第第第 第第 SIGNAL a : STD_LOGIC; a <= ‘1’; STD_LOGIC 第第第第第第第第第第第第 STD_LOGIC_VECTOR 第第第第第第第第第第第第 10/11/11 55 3.4.3 第第第第 第 STANDARD 第第第第 6. 第第第 CHARACTER 第第第第第第第第→ 第第第第 第 第第第第 STRING 第第第第第第第第→ 第第第第 CHARACTER 第第第第第第第第第第第第 STRING 第第第第第第第第第第第第 第第 • ’A’ 第’ a’ 第’ 1’ 第’ 2’ 第 2’ • “ABC” 第“ HELLO” 第 10/11/11 56 3.4.3 第第第第 7. 第第第第 TIME 第 第第第第第第第→ 第第 STANDARD 第第第第 第 第第第 第第第 GENERIC (m: TIME :=5ns) 第 10/11/11 57 3.4.3 第第第第 8. 第第第第第 SEVERITY_LEVEL 第 第第第第第第第→ 第第 STANDARD 第第第第 第 第第第 SEVERITY_LEVEL 第第第 4 第第 NOTE, WARNING, ERROR, FAILURE 第 第第第第第第第第第第第第 10/11/11 58 3.4.3 第第第第 第 STANDARD 第第第第 9. 第第第第 NATURAL 第第第第第→ 第第第 第第第→ 第 第第第第 POSITIVE 第第第第第→ 第第第 第第第→ NATURAL 第 POSITIVE 第 INTEGER 第第第第第 10/11/11 59 3.4.3 第第第第 第第第第第第第第第第第 STANDARD 第 STD_LOGIC_1164 第第第第第第 第第第第第第第 第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第 第第第第 第第第第 第第第第 第第第第 第第第第 第第第第 第第第第 第第第第 第第第第 TYPE 第第第第第 IS 第第第第第第 OF 第第第第第第 ; TYPE 第第第第第 IS 第第第第第第第 10/11/11 60 3.4.3 第第第第 第第第 TYPE alu_op IS (add,sub,mul,div,eq,gt,lt); VARIABLE a : alu_op 第第第第第第第第 alu_op 第第第第第第第第第 add,sub,mul,div,eq,gt,lt 第第第第 第第第第 a 第 alu_op 第第第 第第第第第第第第第第第第第第第第第第第 TYPE BIT is ('0', '1'); TYPE BIT_VECTOR is array (NATURAL range <>) of BIT; SUBTYPE POSITIVE is INTEGER range 1 to INTEGER'HIGH; 10/11/11 61 3.4.4 第第第第第第第 第第第第 P.114 第 10/11/11 62 3.4.5 第第第第第 5 第第第第第第 10/11/11 第第第第 第第第第 第第第第 第第第第 第第第第 63 3.4.5 第第第第第 1. 第第第第第 an or nan nor d d xor xnor not 第 第 第第 第第 第第 第第 第 第第第 BIT 第 BOOLEAN 第 STD_LOGIC 第 STD_LOGIC_VECTO R 第第第第第第第第第第第第 10/11/11 64 3.4.5 第第第第第 2. 第第第第第 +– 第第 10/11/11 + 第第 – 第第 * 第 / mod rem 第 第第 第第 abs 第第第第 65 ** 第第 3.4.5 第第第第第 3. 第第第第第 = 第第 10/11/11 /= 第第第 < 第第 <= 第第第第 > 第第 >= 第第第第 66 3.4.5 第第第第第 4. 第第第第第 & 第第 第第 sel<=b & a; 第 b=‘1’ 第 a=‘0’ 第第 sel=“10” 第 b=“1010’ 第 a=‘0011’ 第第 sel=“10100011” Y <=‘H’ & ’e’ & ’l’ & ’l’ & ’o’ 10/11/11 Y =“Hello” 67 3.4.5 第第第第第 5. 第第第第第 sll 第第 第第 10/11/11 srl 第第 第第 sla 第第 第第 sra 第第 第第 rol 第第 第第 ror 第第 第第 68 3.4.5 第第第第第 第第第第第第第 10/11/11 第 P.115 69 第第第第 3.1 第第第第第第第第 3.2 VHDL 第第第第第第 3.4 VHDL 第第第第 3.3 VHDL 第第第第 3.5 第第第第第 VHDL 第第 3.6 第第第第第 VHDL 第第 10/11/11 70 3.3 VHDL 第第第第 第第第第 第第第第 10/11/11 第第第第 第第第第 第第第第第第第第第第第 第第第第第第第第第第第第 71 3.3.1 第第第第 第第第第第第第第第第第第第第第第第第 ARCHITECTURE < 第第第第 > OF < 第第第 > IS [ 第第第第 ;] BEGIN < 第第第第第第第 > END < 第第第第 > 第 10/11/11 72 3.3.1 第第第第 a. b. c. d. e. f. g. h. 第第第第 第第第第第第第第 第第第第第第 第第第 第第第第第第 第第第第第第 第第第第 第第第第第第 10/11/11 第第 73 3.3.1 第第第第 1. 第第第第 第第第第第第第第第第第第第第第第 VDHL 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第 [ 第第第第 :] PROCESS [ 第第第第第 ] IS [ 第第第第第第第第第 ] BEGIN < 第第第第第第第 > END PROCESS [ 第第第第 ] 第 10/11/11 74 3.3.1 第第第第 第第 3-7 第第第第第第第第第 D 第第第第 VHDL 第第第 10/11/11 75 3.3.1 第第第第 第第第第 第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第 10/11/11 76 3.3.1 第第第第 2. 第第第第第第第第 ① 第第第第第第第第 第第第第第第第第 第第第第第第第第 第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第 a b + 第 a 第 b 第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第 10/11/11 77 q1 * 第第 q1<=a+b; q2<=a*b; q2 3.3.1 第第第第 ② 第第第第第第第第 第第第第 第第第第 <= 第第第 1 WHEN 第第 1 ELSE 第第第第第第第第第第第第第第第第 1 第第第第第第第第第 2 第第第 第第第第第第第第 第第第 2 WHEN 第第 2 ELSE 第第第 3 WHEN 第第 3 ELSE …… 第第第 n-1 WHEN 第第 n-1 ELSE 第第第 n 第 第第第第 10/11/11 第第第 1 第第第第第第第第 = 第第第 1 第第第 2 第第第第第第第第 = 第第第 2 …… 78 3.3.1 第第第第 第第 3-11 第第第第第第第第第第第第 4 第 1 第第第第第第 第第第第第第第第 10/11/11 79 3.3.1 第第第第 ③ 第第第第第第第第 第第第第 WITH 第第第第第第第 SELECT 第第第第 <= 第第第 1 WHEN 第第第第 1 第第第 2 WHEN 第第第第 2 第第第 3 WHEN 第第第第 3 …… 第第第 n WHEN 第第第第 n 第 第第第第 10/11/11 第第第第第第第第第 1 第第第第第第 = 第第第 1 第第第第第第第第第 2 第第第第第第 = 第第第 2 …… 80 3.3.1 第第第第 第第 3-12 第第第第第第第第第第第第 4 第 1 第第第第第第 第第 第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第 10/11/11 81 3.3.1 第第第第 3. 第第第第第第 第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第 D 第第第第第第第第第第第第第第第第第第第 2 第第第第第第 D 第第第第第第第第第第第第第 D 第第第第 第第第第第第第第第第第第第第第第第第第第第第第 10/11/11 82 3.3.1 第第第第 第第第第 COMPONENT < 第第第 > [GENERIC 第第第第第 ] PORT < 第第第第 > 第 END COMPONENT; 第第第第第 第第第第第第第第第第第 第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第 < 第第第第 > < 第第第 > [GENERIC MAP( 第第第第 )] PORT MAP ( 第第第第 ) 第 10/11/11 83 3.3.1 第第第第 第第 3-14 第第第第第第第第第第第 D 第第第第第第第第第第第第 第第第第第第第 第 dff 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 10/11/11 d clk 84 dff q 3.3.1 第第第第 s0 clk s1 clk s2 clk s3 clk 10/11/11 dff1 dff dff2 dff dff3 dff dff4 dff s1 a clk s1 s2 dff s3 dff dff s2 s4 s0 s3 s4 dff 85 b 3.3.1 第第第第 第第第第 • • • • 第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第 10/11/11 86 3.3.1 第第第第 4. 第第第第 第第第第第 10/11/11 87 3.3.1 第第第第 ARCHITECTURE COMPONENT END COMPONENT; BEGIN PROCESS END PROCESS dff1: dff PORT MAP(S(0),clk,S(1)); q1<=a+b; q2<=a*b; q<=d0 WHEN sel="00" ELSE d1 WHEN sel="01" ELSE 'Z'; WITH sel SELECT q<=d0 WHEN 0, d1 WHEN 1, 'Z' WHEN OTHERS; 10/11/11 END < 第第第第 > 第 第第第第第第第 第第 88 3.3.2 第第第第 第第第第第第第第第第第第第第第第 第第第第第第第第 : 第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第 [ 第第第第 :] PROCESS [ 第第第第第 ] IS [ 第第第第第第第第第 ] BEGIN < 第第第第第第第 > END PROCESS [ 第第第第 ] 第 10/11/11 89 3.3.2 第第第第 a. b. c. d. e. f. g. h. i. j. 10/11/11 第第第第第第 WAIT 第第 IF 第第 CASE 第第 LOOP 第第 EXIT 第第 RETURN 第第 NULL 第第 REPORT 第第 第第第第 第第 90 3.3.2 第第第第 第第第第第第 第第第第第第 1. 第第第第第第 ① 第第第第第第 第第第第 第第第 第第第第 := 第第第 count :=count+1; a. b. c. d. e. f. 10/11/11 第第第第第第 := 第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第 第第第第第第第第第第第第第第第第第 91 3.3.2 第第第第 ② 第第第第第第 第第第第 第第第 a. b. c. d. e. 第第第第 <= 第第第 s<=a XOR b XOR c; 第第第第第第第第第第第第第 <= 第 第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第 第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第 10/11/11 92 3.3.2 第第第第 2.WAIT 第第 第第第第 WAIT WAIT ON WAIT UNTIL WAIT FOR -- 第第第第 -- 第第第第第第 -- 第第第第 -- 第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 WAIT 第第第第第 10/11/11 93 3.3.2 第第第第 3.IF 第第 IF 第第第第第第第第第第第第第第第第第第第 IF 第第第第第第第第第第 IF … THEN 第第 第第第第 IF … THEN … ELSE 第第 IF … THEN … ELSIF…ELSE 第第 第第第第第第第 IF 第 CASE 第第第 10/11/11 94 3.3.2 第第第第 ① IF … THEN 第第 第第第第 IF < 第第 > THEN < 第第第第第第 >; 第第第第第 Y N 第第第第第第 END IF; 第第第第 第第第第第第第第第 THEN 第第第第第第第第第第第 10/11/11 95 3.3.2 第第第第 第第 3-17 第第 IF … THEN 第第第第 D 第第第第第第 d Clk q 第第第第第第 第第第第第第第 d 第第第第 q 第第第第 q 第第第 10/11/11 96 3.3.2 第第第第 ② IF … THEN … ELSE 第第 第第第第 IF < 第第 > THEN < 第第第第第第 1>; 第第第 第第第第第 Y 第第第第第第 1 ELSE N 第第第第第第 2 < 第第第第第第 2>; END IF; 第第第第 10/11/11 第第第第第第第第第 THEN 第第第第第第第第第第 ELSE 第第第第第 97 3.3.2 第第第第 第第第 IF … THEN… ELSE 第第第第第第第第第第第第 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS PORT (d0,d1,sel: IN STD_LOGIC; f: OUT STD_LOGIC); END mux; 10/11/11 98 3.3.2 第第第第 ARCHITECTURE beha OF mux IS BEGIN sel=0 第第 f=d0 第 PROCESS(d0,d1,sel) sel=1 第第 f=d1 第 BEGIN IF (sel=‘0’) THEN f<=d0; sel ELSE d1 0 d0 f<=d1; 1 END IF; f~0 END PROCESS; END beha; 10/11/11 f 99 3.3.2 第第第第 ③ IF … THEN … ELSIF…ELSE 第第 第第第第 第第第第 IF < 第第 1> THEN < 第第第第第第 1>; ELSIF < 第第 2> THEN 第第第 1 第第第第第第 THEN 第第第第第第 1 第第第第第第第 2 第第第第第第 THEN 第第 第第第第 2 第第第第第 ELSE 第第第第第第 3 < 第第第第第第 2>; ELSE < 第第第第第第 3>; 第第第 END IF; 10/11/11 100 3.3.2 第第第第 第第 1 第第第第 第第 2 第第第第 第第 1 第第第 Y N 第第第第第第 第第 2 第第 ? Y 第第第第第第 1 10/11/11 第第第第第第 2 N 第第第第第第 3 101 3.3.2 第第第第 第第第 4 第 1 第第第第第第 VHDL 第第第第 P137 第 第第第 第第第第第第第第第第第 ELSE f<=‘0’ 第 第第第第第第第第第第 10/11/11 102 Equal2 a1 a0 3.4.2 第第第第 A[1..0] 2' h2 -- OUT B[1..0] 0 1 EQUAL comb~2 Equal1 A[1..0] 2' h1 -- 0 1 comb~0 f$latch 0 1 comb~4 D PRE f Q ENA CLR OUT 第第第第 B[1..0] EQUAL Equal0 第第第第第第第第第第 A[1..0] 2' h0 -- OUT B[1..0] EQUAL Equal3 A[1..0] 2' h3 -- comb~5 OUT B[1..0] EQUAL e_l d[3..0] 10/11/11 103 3.3.2 第第第第 4. CASE 第第 CASE 第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第 第第第第 CASE 第第第 IS WHEN 第第第第第第 1 => 第第第第第第 1 第 WHEN 第第第第第第 2 => 第第第第第第 2 第 ……. WHEN OTHERS => 第第第第第第 n 第 ENDCASE 第 10/11/11 104 3.3.2 第第第第 第第第第 2 第第第第 1 第第第第第第 1 第第第第第第 2 第第第第 3 第第第第第第 3 第第第第 第第第第第第 4 第第第第第第第第第 10/11/11 105 3.3.2 第第第第 第第 3-19 第第 CASE 第第第第 3-8 第第第第第 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder_3to8 IS PORT (a,b,c,g1,g2,g3: IN STD_LOGIC; y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END decoder_3to8; ARCHITECTURE beha OF decoder_3to8 IS SIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN indata<=c&b&a; 10/11/11 106 PROCESS(indata,g1,g2,g3) BEGIN IF (g1=‘1’ AND g2=‘0’ AND g3=‘0’) THEN CASE indata IS WHEN “000” => y<=“11111110”; WHEN “001” => y<=“11111101”; WHEN “010” => y<=“11111011”; WHEN “011” => y<=“11110111”; WHEN “100” => y<=“11101111”; WHEN “101” => y<=“11011111”; WHEN “110” => y<=“10111111”; WHEN “111” => y<=“01111111”; WHEN OTHERS => y<= “XXXXXXXX” 第 END CASE; ELSE y<=“11111111”; END IF; END PROCESS; END beha; 10/11/11 107 3.3.2 第第第第 第第第第 CASE 第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第 第第 WHEN OTHERS 第第第 10/11/11 108 3.3.2 第第第第 5. LOOP 第第 ①FOR…LOOP ②WHILE…LOOP LOOP 第第第第第第第第第 ①FOR…LOOP 第第第第 [LOOP 第第 :]FOR 第第第第 IN 第第第第 LOOP < 第第第第第第 > 第 END LOOP [LOOP 第第 ] ; 第第第第 10/11/11 第第第第第第第第第第第第第第第第第 第第第第第第第 109 3.3.2 第第第第 第第 3-20 第第 FOR…LOOP 第第第第第第第第第第第第 第 a=11001110 第 第 tmp=1 第第第第 1 第 第 a=11001100 第 第 tmp=0 第第第第 1 第 10/11/11 a[7..0] tmp y 110 3.3.2 第第第第 ②WHILE…LOOP 第第第第 [LOOP 第第 :] WHILE 第第 LOOP < 第第第第第第 > 第 END LOOP [LOOP 第第 :] 第 第第第第 第第第第第第第第第第第 第第第第第第第第第 10/11/11 111 3.3.2 第第第第 第第 3-21 第第 WHILE…LOOP 第第第第第第第第第第第第 a[7..0] tmp 第第第第 3-20 第第 10/11/11 y 112 3.3.2 第第第第 第第第第第第第第第第 IF 第第第 CASE 第第第 LOOP 第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第 C 第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第第 VHDL 第第第第第第第第第 第第第第第第 第第第第第第 第第第第 10/11/11 113 3.3.2 第第第第 6. EXIT 第第 第第第第第第第第第第第第第 EXIT 第第第第第 第第第第 EXIT [LOOP 第第 ] 第 EXIT [LOOP 第第 ] [WHEN 第第 ] 第 a. b. c. d. 10/11/11 第第第第第第第第第第第第第第第第 第第第第第 LOOP 第第第第第第第第第第 第第第第第第第第第第第第第第第第 第第第第第第第第第 LOOP 第第第第第第 114 3.3.2 第第第第 7. 第第第第第 ASSERT 第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第 ASSERT < 第第 > REPORT < 第第第第 > SEVERITY < 第第 > 第第第第 第第第第第第第第第第第第第第 REPORT 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 第第第第 10/11/11 115 3.3.2 第第第第 第第 3-22 第第第 ASSERT 第第第 RS 第第第第 VHDL 第第第第第第 RS 第第第第第第第第第第 第第第第 1 第 第第第第第第第第第第第第第第第第第第 r 第 s 第第 1 第第第第第第第第第第第第 10/11/11 116 3.3.2 第第第第 VHDL 第第第第第第第第第 第第第第第第第 (RTL 第第第第第 ) 第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第 第第第第第第第第第第第第第第第第第第第第第第 第第第第第第 10/11/11 第第第第 IF 第 CASE 第 WAIT 第 LOOP 第第第第第第第第第第第第 第第第第 117 3.3.2 第第第第 LIBRARY IEEE; 第第第第第第第第 2 第 1 第 第第第第 第第第第第第第第第第第第第第第 第第第第第第第第 10/11/11 USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS PORT (d0,d1,sel: IN STD_LOGIC; f: OUT STD_LOGIC); END mux; ARCHITECTURE mux_1 OF mux IS BEGIN p0:PROCESS(d0,d1,sel) VARIABLE temp1,temp2: STD_LOGIC; BEGIN temp1:=d0 AND(NOT sel); temp2:=d1 AND sel; f<=temp1 OR temp2; END PROCESS p0; END mux_1; 118 3.3.2 第第第第 第第第第第第第 2 第 1 第第第第 第 10/11/11 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS PORT (d0,d1,sel: IN STD_LOGIC; f: OUT STD_LOGIC); END mux; ARCHITECTURE mux_2 OF mux IS SIGNAL y1,y2,y3 :STD_LOGIC COMPONENT NOT1 PORT(a:IN STD_LOGIC, y:OUT STD_LOGIC); END COMPONENT; 119 3.3.2 第第第第 第第第第第第第第第第第第第第第第第第 第第第第 10/11/11 COMPONENT AND2 PORT(a,b:IN STD_LOGIC, y:OUT STD_LOGIC); END COMPONENT; COMPONENT OR2 PORT(a,b:IN STD_LOGIC, y:OUT STD_LOGIC); END COMPONENT; BEGIN u1: NOT1 PORT MAP (sel,y1) u2: AND2 PORT MAP (d0,y1,y2) u3: AND2 PORT MAP (d1,sel,y3) u4: OR2 PORT MAP (y2,y3,y) END mux_2; 120 3.3.2 第第第第 第第第第第第第 2 第 1 第 第第第第 第第第第 IF 第 CASE 第 W AIT 第 LOOP 第第 第第第第第第第第第第第第第第 10/11/11 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS PORT (d0,d1,sel: IN STD_LOGIC; f: OUT STD_LOGIC); END mux; ARCHITECTURE beha OF mux IS BEGIN PROCESS(d0,d1,sel) BEGIN IF (sel=‘0’) THEN f<=d0; ELSE f<=d1; END IF; END PROCESS; END beha; 121 3.3.2 第第第第 第第第第第第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 10/11/11 122 第第第第 3.1 第第第第第第第第 3.2 VHDL 第第第第第第 3.4 VHDL 第第第第 3.3 VHDL 第第第第 3.5 第第第第第 VHDL 第第 3.6 第第第第第 VHDL 第第 10/11/11 123 3.5 第第第第第 VHDL 第第 1.第第 4-3 第第第第第第 VHDL 第第第第 P123 第 10/11/11 第第第第第第第第第第第 第第第第第第第第 CASE 第第第第 124 3.5 第第第第第 VHDL 第第 Equal0 第第第第 a b c A[2..0] 3' h7 -- OUT B[2..0] EQUAL Equal1 A[2..0] 3' h5 -- OUT B[2..0] 0 1 1 y~0 EQUAL 0 1 1 y y~1 Equal2 A[2..0] 3' h6 -- OUT B[2..0] EQUAL 10/11/11 125 3.5 第第第第第 VHDL 第第 2.第第第 4-2 第第第第第第第 VHDL 第第第第 P126 第 第第第第第 IF…THEN…ELSIF…THEN 第第 THEN 第第第第第第第第第第第第第 第第 IF 第第第第第第第第第第第第第第第第第第第第第 第第第10/11/11 CASE 第第第第第第第第第第第第第第第第 126 3.5 第第第第第 VHDL 第第 3. 第第第 74138 第 VHDL 第第第 第 P130 第 第第 IF…THEN…ELSE 第 CASE 第第第 10/11/11 127 3.5 第第第第第 VHDL 第第 4. 第第第 7448 第 VHDL 第第第 第 P135 第 第 if then elsif then else 第第第 10/11/11 128 第第第第第第第第第 第第第第第第第第第第第第 ELSE … 第第第第第第第第第第 , RTL 第第第第第第第第 10/11/11 129 comb~64 ~71 segout[4]$latch 第第第第第第 comb~22 PRE D 0 第第第 0 Q ENA CLR segout[6..0] comb~32 ~36 segout[0]$latch comb~23 第第第第 ~31 PRE 0 D Q 0 ENA CLR 第 END IF comb~24 第第第第第 rbo$latch ELSE segout <= "0000000"; rbo <= '1'; 第第第第第第第第 10/11/11 PRE 0 D 0 rbo ENA CLR 0 Q 130 3.5 第第第第第 VHDL 第第 5. 第第第 1-4 第第第第第第 VHDL 第第第 第 P136 第 第 if then elsif then else 第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 END IF 第第 ELSE w(0) <= ‘0’; w(1)<= ‘0’; w(2)<= ‘0’; w(3)<=‘0’; 第第第第第第第 10/11/11 131 3.5 第第第第第 VHDL 第第 6. 第第第 4 第 1 第第第第第第 VHDL 第第第 第 P137 第 第 if then elsif then else 第第第 第第第第第第第第第第第第第第第第第第 ELSE f<=‘0’ 第第第第第 10/11/11 132 3.5 第第第第第 VHDL 第第 7. 第第第第第第第 VHDL 第第第 第 P143 第 第第第第第第第第 第第第第第第第第第第 10/11/11 133 3.5 第第第第第 VHDL 第第 8. 第第 4-10 第 ALU 第 VHDL 第第第 第 if then elsif then else 第 case 第第第 第第第第第第 IEEE 第第第 STD_LOGIC_ARITH 第 10/11/11 STD_LOGIC_UNSIGNED 第第第第第第第第第第第 134 3.5 第第第第第 VHDL 第第 9. 第第第第第第第第 VHDL 第第第 P151 第第第 + 第第第第第第第 第第第第第第第第第第第 10/11/11 135 3.5 第第第第第 VHDL 第第 10. 第第第第第第第第 VHDL 第第第 P152 第第第第第第第第 10/11/11 136 3.5 第第第第第 VHDL 第第 VHDL 第第第第第第第 第第第第第第第第 VHDL 第第第第第第第第第第第 EDA 第第第第 第第第第第第第第第第第 第第第第第第第第第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第第 10/11/11 137 第第第第 3.1 第第第第第第第第 3.2 VHDL 第第第第第第 3.3 VHDL 第第第第 3.4 VHDL 第第第第 3.5 第第第第第 VHDL 第第 3.6 第第第第第 VHDL 第第 10/11/11 138 第第 VHDL 第第第第第第 第第 Library 第 第第第第 Package 第 第第第第第第第第 第第第第第 Entity Declaration 第 第第第第 第第第第 Archiecture 第 第第第 Configuration 第 10/11/11 139 3.2 VHDL 第第第第第第 第第 3-1 第 2 第 1 第第第第第第 VHDL 第第第第 d0 temp1 sel d1 temp2 10/11/11 第第第 2 第 1 第第第第第 Sel=0 第第 f=d0 第 f temp3 Sel=1 第第 f=d1 第 140 3.2 VHDL 第第第第第第 VHDL 第第第第 d0 d1 sel mux 1. -- 2 to 1 mux VHDL 第第 2. LIBRARY IEEE; 3. USE IEEE.STD_LOGIC_1164.ALL; f 第 第第第 4. ENTITY mux IS 5. PORT (d0,d1,sel: IN STD_LOGIC; 6. f: OUT STD_LOGIC); 7. END mux; 10/11/11 第第第第 141 3.2 VHDL 第第第第第第 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. ARCHITECTURE structure OF mux IS SIGNAL temp: STD_LOGIC; -- 第第第第 BEGIN p0:PROCESS(d0,d1,sel) -- 第第 VARIABLE temp1,temp2,temp3: STD_LOGIC; BEGIN -- 第第第第第第第第 temp1:=d0 AND(NOT sel);-- 第第第第第第第第 temp2:=d1 AND sel; temp3:=temp1 OR temp2; temp<=temp3; f<=temp; 第第第 END PROCESS p0; -- 第第第第 END structure; -- 第第第第第 10/11/11 142 3.3.2 第第第第 VHDL 第第第第第第第第第 第第第第第第第 (RTL 第第第第第 ) 第第第第第第第第第第第第第第第第第第第第第第第 第第第第第第 第第第第第第第第第第第第第第第第第第第第第第 第第第第第第 第第第第 IF 第 CASE 第 WAIT 第 LOOP 第第第第第第第第第第第第 第第第第 10/11/11 143 3.6 第第第第第 VHDL 第第 第第第第第 VHDL 第第第第第第第第第第第第第第第第第第第第第第第第第 clr 第第 1 第 JK 第第第第 VHDL 第第第 P.184 第第第第第第第第第第 JK 第第第第第第第第第第第第第第第第第第第第第第 q j clk k qb pset 10/11/11 144 3.6 第第第第第 VHDL 第第 第第第第第第 IF THEN ELSIF THEN 第第第 10/11/11 q 第 qb 第第第 BUFFER 第第第第第第第第第第 第第第第第第第第 145 QuartusII 第第第第第第第第 10/11/11 146 3.6 第第第第第 VHDL 第第 第第 2 第第第第第第第第第 VHDL 第第第 P.210 第第第 第 d 第 0 第第第第第第第第第第第第第第 00-01-11-10 第第第第第 第 d 第 1 第第第第第第第第第第第第第第 10-11-01-00 第第第第第 d clk 10/11/11 q1 第第第 ct14 q0 00 0 1 10 0 1 1 0 01 0 1 11 147 3.6 第第第第第 VHDL 第第 第第第第第第 IF THEN ELSIF THEN 第第第 第第第第第第第第第第第第第第第 10/11/11 148 QuartusII 第第第第第第第第 10/11/11 149 3.6 第第第第第 VHDL 第第 第第 3 第第第第第第第 VHDL 第第第 P.218 第第第 4 第第第第第第第第第第第第第第第 , 第第第第第第第第第 第第第第第第第第第第第第第第第第 第第第第第第第第第 0 第 load shift clk 10/11/11 data3…… data0 第第第第第 piso_4 serial_out 150 3.6 第第第第第 VHDL 第第 第第第第第第 IF THEN ELSIF THEN 第第第 第第第第第第第 第第 10/11/11 第第第 q:=('0'& q(3 downto 1)); q = 0 q3 q2 q1 serial_out<=q(0); 151 QuartusII 第第第第第第第第 10/11/11 152 3.6 第第第第第 VHDL 第第 第第 4 第第第第第第 74194 第 VHDL 第第第 P.220 第第第 第第第第第 clk mode 0 0 1 1 0 1 0 1 第 第第第 第第 ( 第 Q0 第第第第 ) 第第 ( 第 Q3 第第第第 ) 第第第第第第第第 din[3] ……din[0] ser_in mode clk 10/11/11 q[3..0] 194 Bishift_4 153 3.6 第第第第第 VHDL 第第 第第第第第第 if then elsif then 第 case 第第 第第第第 194 第第第第第第第第第第第第第第第第第第 10/11/11 154 3.6 第第第第第 VHDL 第第 第第 5 第第第第 74161 第 VHDL 第第第 P.225 clk clr_1 ld_1 x en p ent 第第第第 0 x x x 第第第第 1 0 x x 第第第第 1 1 1 1 第第第第 x 1 1 0 1 第第第 CO 第第第 x 1 1 x 0 第第第 CO=0 第 第第第第第 rco 10/11/11 q0 q1 q2 q3 rco enp ent 161 ld_1 clk clr_1 d0 d1 d2 d3 155 3.6 第第第第第 VHDL 第第 第第第第第第 if then elsif then 第第第 第第第第第第第第第第第第第第第第 第第第第第第 16 第第第第第 10/11/11 156 3.6 第第第第第 VHDL 第第 第第 6 第 74160 第第第第 100 第第第第第第 VHDL 第第第 P.227 ones 第第第 第第第第第第第第第 第第第第第第 en clk ones q0 q1 q2 q3 en tc enable mod10 clk clock clear tens max mod100 clr tens rco q0 q1 q2 q3 max tc enable mod10 clock clear clr 10/11/11 157 第第第第第第第第 第第第第 COMPONENT < 第第第 > [GENERIC 第第第第第 ] PORT < 第第第第 > 第 END COMPONENT; 第第第第第 第第第第第第第第第第第 第第第第第 第第第第第第第第第第第第第第第第第第第第第第第第第第 < 第第第第 > < 第第第 > [GENERIC MAP( 第第第第 )] PORT MAP ( 第第第第 ) 第 10/11/11 158 第第第第第第第第第第第第第 第第第第第第第第第第第 ones q0 q1 q2 q3 en tc enable mod10 clk clock clear tens rco q0 q1 q2 q3 max tc enable mod10 clock clear clr 10/11/11 159 第第 3-1 3-2 3-5 3-3 10/11/11 160 ...
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This note was uploaded on 12/02/2010 for the course ECE ece210 taught by Professor Ece during the Spring '10 term at University of Illinois, Urbana Champaign.

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