Clase 23 y 24 - Arquitecturas paralelas - Pontificia...

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Unformatted text preview: Pontificia Universidad Cat´olica de Chile Escuela de Ingenier´ ıa Departamento de Ciencia de la Computaci´on IIC2343 Arquitectura de Computadores Segundo Semestre 2010 Clase 23 y 24: Arquitecturas paralelas c circlecopyrt Alejandro Echeverr´ ıa 1. Motivaci´on El enfoque que tradicionalmente se utiliz´ o para lograr que un computador realice m´ as instruc- ciones por unidad tiempo, y que por tanto el computador mejore su rendimiento, fue ir logrando que el computador pudiese correr a clocks m´ as r´ apidos. Ya sea mediante la disminuci´ on de tama˜no de transistores o otras t´ ecnicas como pipeline, el aument´ o velocidad del clock de la CPU logr´ o por muchos a˜nos permitir las mejoras continuas de rendimiento en los computadores. Sin embargo, el aumento de velocidad trajo consigo un aumento de consumo de energ´ ıa y disipaci´ on de temperatura, lleg´ andose a niveles que hicieron imposible seguir aumentando m´ as la velocidad. Para lograr que los computadores sigan mejorando su rendimiento se comenzaron a implementar distintas t´ ecnicas de paralelismo en las arquitecturas de los computadores, las cuales permiten que un computador ejecute m´ as instrucciones por unidad de tiempo, pero sin necesariamente aumentar la velocidad del clock. 2. Arquitecturas paralelas Los distintos tipos de arquitecturas paralelas desarrollados pueden ser clasificados a grandes rasgos en dos tipos: arquitecturas que logran paralelismo en un procesador y arquitecturas que logran paralelismo usando m´ultples procesadores . 2.1. Paralelismo en un procesador El paralelismo dentro de un procesador nace de una idea simple: que pasa si agregamos una unidad de ejecuci´ on secundaria al procesador. En la figura 1 se observa un diagrama simplificado del computador b´asico con pipeline, en la cual los registros han sido agrupados en un register file o conjunto de registros, y se renombran los registros A y B como R1 y R2. Supongamos ahora que se le agrega una FPU a este computador. Para poder realizar operaciones con esta unidad, es necesario agregar registros de punto flotante al computador, como se observa en la figura 2. 1 uU ¡¢£¢ ¤¥£ ¦§§¨©ªª ¦«¬ ¦ ­ ®©ª¥¯£ ° ¡¢£¢ ¤¥£ ¦§§¨©ªª ¡¢£¢ ±² U¤²£¨¤¯ ¬²±£ ¦¯¥³u ´¨±£© «¤¢§uU µ²ª£¨¥¶£±¤² ·©¸¤¨¹ ¡¢£¢ ·©¸¤¨¹ µº»µ¡ µ¡»¼½ ¼½»·¼· ·¼·»´­ ¾¥¸¿ ¬²±£ ¾¸¿ ®©À±ª£©¨ º±¯© Figura 1: Diagrama simplificado del computador b´ asico con pipeline, agrupando los registros en un register file. uU ¡¢£¢ ¤¥£ ¦§§¨©ªª ¦«¬ ¦ ­ ®©ª¥¯£ ° ¡¢£¢ ¤¥£ ¦§§¨©ªª ¡¢£¢ ±² U¤²£¨¤¯ ¬²±£ uU¡¢£¤¥¢¦§U ¨©ª§£« ¬­¢­ ¨©ª§£« u®¯u¬ u¬¯°± °±¯¨°¨ ¨°¨¯²³ ´¤ªµ ¶U¦¢ uU¢ ·©¸¦¡¢©£ ®¦¹© ®º¶ » ³ ·©¡¤¹¢ ®¹§­¢ ·©¸¦¡¢©£ ®¦¹© Figura 2: Al agregar una FPU y registros de punto flotantes agregados al computador...
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This note was uploaded on 03/09/2011 for the course INGENIERIA 111 taught by Professor Jorgevera during the Spring '10 term at Pontificia Universidad Católica de Chile.

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