10장예비

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Unformatted text preview: 전기전자기초실험 예비리포트 실험 날짜: 2007. 11/19 제10장. 플 립플 롭 과 카운 터 설계 실험. 학과 학년 학번 분반 실험조 성명 전기전자공학과 2 0641156 01분반 유운선 ① Master / Slave J-K 플립플롭을 verilog HDL 코드로 표현하시오. module MS_JK_FF(J, K, clk, Q, Qn); input J, K, clk; output Q, Qn; reg P, Pn; reg Q, Qn; always @(posedge clk) begin if( (J == 1'b1) && (K == 1'b0) ) P = 1'b1; else if( (J == 1'b0) && (K == 1'b1) ) P = 1'b0; else if( (J == 1'b1) && (K == 1'b1) ) P = Q n ; Pn = ~P; end always @(negedge clk) begin if(P == 1'b1) Q = 1 ' b 1 ; e l s e Q = 1 ' b ; Qn = ~Q; end endmodule ② Parallel Shift Register에 대해서 조사하시오. Î 병렬 이동 (parallel moving) 레지스터는 n개의 비트로 구성된 레지스터의 내용이 한 번의 이동 명령에 의하여 전체가 연결된 레지스터로 이동되는 레지스터이다. 따라서 이 레지스터는 고속으로 전송할 수 있지만, 각 비트를 동시에 전달할 수 있는 n개의 회선이...
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