{[ promptMessage ]}

Bookmark it

{[ promptMessage ]}

Ch3-UART - Universal Asynchronous Receiver Transmitter Dr V...

Info iconThis preview shows pages 1–8. Sign up to view the full content.

View Full Document Right Arrow Icon
Universal Asynchronous  Receiver Transmitter Dr. V. K ë puska
Background image of page 1

Info iconThis preview has intentionally blurred sections. Sign up to view the full version.

View Full Document Right Arrow Icon
February 11, 2012 Veton K ë puska 2 BF533 UART Port Controller  Reference:  ADSP-BF533 Blackfin Processor  Hardware Reference (doc: BF533- 5689413713358021532_hwr.pdf)
Background image of page 2
February 11, 2012 Veton K ë puska 3 BF533 UART Port Controller  The Universal Asynchronous Receiver/Transmitter (UART) is a full-duplex peripheral compatible with PC-style industry-standard UARTs.  The UART converts data between serial and parallel formats. The serial communication follows an asynchronous protocol that supports  various  word lengths,  stop bits, and  parity generation options.  The UART includes interrupt handling hardware. Interrupts can be generated  from 12 different events.
Background image of page 3

Info iconThis preview has intentionally blurred sections. Sign up to view the full version.

View Full Document Right Arrow Icon
February 11, 2012 Veton K ë puska 4 BF533 UART Port Controller The UART is a DMA-capable peripheral with support for separate TX  and RX DMA master channels.  It can be used in either  DMA or  programmed non-DMA mode of operation. The non-DMA mode requires  software management of the data flow using either interrupts or polling. The DMA method requires minimal software intervention as the DMA  engine itself moves the data. See Chapter 9 of HRM, “Direct  Memory Access” for more information on DMA. Either one of the peripheral timers can be used to provide a  hardware assisted autobaud detection mechanism for use with the  UART. See Chapter 15 of HRM, “Timers,” for more information.
Background image of page 4
February 11, 2012 Veton K ë puska 5 Serial Communication The UART follows an asynchronous serial communication protocol  with these options: 5 – 8 data bits 1, 1 ½ , or 2 stop bits None, even, or odd parity Baud rate = SCLK/(16  ×  Divisor), where SCLK is the system clock frequency and Divisor can be a value ranging from 1 to 65536 All data words require a start bit and at least one stop bit. With the  optional parity bit, this creates a 7- to 12-bit range for each word.  The format of received and transmitted character frames is  controlled by the Line Control register ( UART_LCR ). Data is always  transmitted and received least significant bit (LSB) first.
Background image of page 5

Info iconThis preview has intentionally blurred sections. Sign up to view the full version.

View Full Document Right Arrow Icon
February 11, 2012 Veton K ë puska 6 Bitstream on the TX Pin Start Bit LSB B0 B1 B2 B3 B4 B5 B6 B7 Parity Bit – Optional ODD or EVEN Data Bits Stop Bit
Background image of page 6
February 11, 2012 Veton K ë puska 7 UART Control and Status Registers The processor provides a set of PC-style industry-standard control and status registers for  each UART.  Control and Status Registers are Memory Mapped Registers (MMR).
Background image of page 7

Info iconThis preview has intentionally blurred sections. Sign up to view the full version.

View Full Document Right Arrow Icon
Image of page 8
This is the end of the preview. Sign up to access the rest of the document.
  • Fall '10
  • Staff
  • Central processing unit, Interrupt, Interrupt handler, Programmable Interrupt Controller, Direct memory access, Veton Këpuska

{[ snackBarMessage ]}