32位MIPS处理器研究&arin

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上海交通大学 硕士学位论文 32位MIPS处理器研究及其软硬件建模 姓名:薛勃 申请学位级别:硕士 专业:电路与系统 指导教师:周玉洁 20071201
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上海交通大学硕士学位论文 32 MIPS 处理器研究及其软硬件建模 I SOC 内部集成的处理器,在设计前端表现为用 HDL 描述的 RTL 模型,即 IP 软核。本文在详细研究 32 位 MIPS 处理器体系结构的基础之上,分别用 C 语言和 Verilog HDL 对 MIPS 处理器进行软件建模和硬件建模,设计与 32 位 MIPS 指令 集完全兼容的处理器。 本文首先针对设计应用研究了微处理器体系结构设计的一些高级技术,如并 行设计、高速缓存和分支预测等。然后详细介绍了 MIPS32 TM 指令集及其软件编译 流程,并在此基础上给出了 CPU 模拟器的设计方案。软件形式的 CPU 模拟器用 于探索处理器体系结构的设计形式和辅助硬件设计。 第五章是硬件建模的基础,首先给出了 ASIC 和 SOC 设计的一般流程,指出 软硬件建模和 FPGA 验证在 SOC 设计中的极端重要性,随后介绍了 Wishbone 片上总线协议,并给出了本设计所使用的总线方案。本文第六章给出了 MIPS32 TM 兼容处理器的硬件建模方案,包括寄存器组、算术逻辑单元、数据通道、控制器、 存储系统和分支预测器等,分析了流水线的阶数对处理器性能的影响以及各种流 水竞争的处理方法,给出了六级流水线数据通道、Cache 和分支预测器的设计方 案。本文最后给出了设计的验证方案,包括功能仿真和 FPGA 验证,还给出了基 于该软核进行 SOC 设计与验证的方案。 本文的主要成果是设计了一个 CPU 模拟器和三个版本的硬件模型,命名为 OCMIPS ,三者均为六级流水线, MIPS32 TM 指令集兼容,各版本的指令集见附 A OCMIPS V1.0 )使用静态分支预测器,可运行 C 程序,通过了 FPGA 证; OCMIPS V2.0 )集成动态分支预测器,可运行 C 程序,通过了功能仿真, 可综合; OCMIPS V3.0 )集成动态分支预测器和二通道关联数据 Cache ,可运 行汇编程序,通过了功能仿真,可综合。 本文分析了经典五级流水线的时序瓶颈,采用六级流水线设计,相对五级流 水线而言较大幅度的提高了 CPU 主频,在此基础上还对分支预测器和 Cache 建模方法进行了有益的探索。 OCMIPS V1.0 )核心用 Synplify Pro 8.1 综合,基 Xilinx Spartan3 系列 XC3S400 芯片的最高频率为 80MHz ,占用 3386 LUT 47 %)。 关键字: MIPS CPU SOC ,模拟器,高速缓存,分支预测
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