25--CH05--Addressing Modes, Stacks, Pipelining

25--CH05--Addressing Modes, Stacks, Pipelining - CPU...

Info iconThis preview shows pages 1–3. Sign up to view the full content.

View Full Document Right Arrow Icon
CPU Architecture Different CPU architectures may do the following things differently: Number of operands per instruction Location of the operands Instruction types  Data types 5.2.1 Design Decisions for Instruction Sets Things to consider when designing an instruction set: How long should the instructions be? What should the format of an instruction be? What addressing modes should be implemented? How should the data be stored (high-order byte first, or low-order byte first)? How many registers should there be and what should they be used for? Byte order The bytes in a data item can be arranged in two ways. If we have the address of a multi-byte data item,  the item begins at the address and occupies bytes at increasing address numbers. So if we have a 4-byte  integer whose address is 100, it occupies bytes 100, 101, 102, and 103.  The designers of the CPU need to decide whether to put the high-order byte at the first address location  or to put the low-order byte there.  Example The integer 12345678 (in hex) can be stored like this (cells 100, 101, 102, and 103, respectively): 12 34 56 78 or like this: 78 56 34 12 The first method is called  big endian  because the "big" (high-order) digits are first in memory. The  second method is called  little endian  because the "little" (low-order) digits are first in memory. The byte order is largely irrelevant to the high-level language programmer. All of the low-level details like  this are hidden from you by the compiler. The only time where it might make a difference is if you are  reading a data file on one machine that was created on another machine.  Intel CPUs are little-endian. Computer network addresses are big endian (it made routing of phone calls  easier).
Background image of page 1

Info iconThis preview has intentionally blurred sections. Sign up to view the full version.

View Full Document Right Arrow Icon
5.2.3 Internal storage in the CPU: Stacks versus Registers
Background image of page 2
Image of page 3
This is the end of the preview. Sign up to access the rest of the document.

{[ snackBarMessage ]}

Page1 / 6

25--CH05--Addressing Modes, Stacks, Pipelining - CPU...

This preview shows document pages 1 - 3. Sign up to view the full document.

View Full Document Right Arrow Icon
Ask a homework question - tutors are online